Bài giảng Thiết kế luận lý 1: Chương 5 - Nguyễn Quang Huy (tt)

Bài giảng Thiết kế luận lý 1 - Chương 5: Flip-Flop và mạch tuần tự cung cấp cho người học các kiến thức: Giới thiệu mạch tuần tự, Flip-Flop NAND, NOR, clocked Flip-Flop, Flip-Flop với ngõ nhập bất đồng bộ,... Mời các bạn cùng tham khảo.

Trang 1

Khoa KH & KTMT

Bộ môn Kỹ Thuật Máy Tính

CuuDuongThanCong.com https://fb.com/tailieudientucntt

Trang 2

Tài li ệ u tham kh ả o

• “ Digital Systems, Principles and Applications ”,

Gregory L Moss

4/22/2014

Trang 3

và mạch tuần tự

Trang 6

Gi ớ i thi ệ u (tt)

• Phầ n mạ ch tổ hợ p nhậ n tí n hiệ u từ input ngoà i và từ

output củ a cá c phầ n tử nhớ (memory elements).

• Output củ a hệ thố ng là mộ t hà m chứ c n ă ng lấ y tí n

hiệ u input ngoà i và thông tin từ cá c phầ n tử nhớ

• Phầ n tử nhớ quan trọ ng nhấ t là flip-flop (FF) ( đượ c

tạ o ra từ cá c cổ ng logic).

– B ả n thân c ổ ng logic không có kh ả n ă ng nh ớ

– FF: k ế t n ố i các c ổ ng logic theo cách mà thông tin có th ể đượ c l ư u tr ữ

4/22/2014

Trang 7

Gi ớ i thi ệ u (tt)

• FF có 2 trạ ng thá i

SET : Q=1, Q’=0 - tr ạ ng thái HIGH hoặ c 1

CLEAR/RESET: Q=0, Q’=1 - tr ạ ng thái LOW hoặ c 0

FF cò n có tên gọ i khá c là Latch ( cà i)

4/22/2014

Trang 8

NAND Gate Latch

• FF c ơ bả n nhấ t có th ể đượ c xây dự ng từ 2 cổ ng NAND hoặ c 2 cổ ng NOR

• FF t ạ o thành t ừ 2 c ổ ng NAND đượ c g ọ i là NAND gate latch hay latch

• Ngõ ra c ổ ng NAND-1 n ố i vào ngõ nh ậ p c ủ a c ổ ng NAND-2 và ng ượ c l ạ i

• Output đượ c đặ t tên là Q và Q’ (Q và Q’ luôn ngượ c nhau trong điề u kiệ n bì nh thườ ng – X/X’, A/A’ ).

• Có 2 input:

– SET input : set Q = 1.

– CLEAR input : set Q = 0.

4/22/2014

Trang 9

NAND Gate Latch

• Khi SET = 1 và CLEAR = 1 thì mạ ch NAND latch có

2 trườ ng hợ p có thể xả y ra

– Ngõ xu ấ t ph ụ thu ộ c vào tr ạ ng thái các ngõ nh ậ p tr ướ c đ ó

4/22/2014

Trang 10

NAND Gate Latch

• Setting : xả y ra khi SET input có mộ t xung xuố ng 0

trong khi CLEAR input vẫ n bằ ng 1

– Tr ườ ng h ợ p Q = 0

4/22/2014

Trang 11

NAND Gate Latch

• Setting : xả y ra khi SET input có mộ t xung xuố ng 0

trong khi CLEAR input vẫ n bằ ng 1

– Tr ườ ng h ợ p Q = 1

4/22/2014

Trang 12

NAND Gate Latch

• Clearing : xả y ra khi CLEAR input có mộ t xung

xuố ng 0 trong khi SET input vẫ n bằ ng 1

– Tr ạ ng thái Q = 0

4/22/2014

Trang 13

NAND Gate Latch

• Clearing : xả y ra khi CLEAR input có mộ t xung

xuố ng 0 trong khi SET input vẫ n bằ ng 1

– Tr ạ ng thái Q = 1

4/22/2014

Trang 14

NAND Gate Latch

• Khi SET = CLEAR = 0 cù ng lú c thì giá trị output sẽ

không thể đoá n trướ c đượ c Tuỳ thuộ c và o tí n hiệ u

Trang 15

NAND Gate Latch

4/22/2014

Trang 16

Các ký hi ệ u t ươ ng đươ ng

4/22/2014

Trang 17

NOR Gate Latch

4/22/2014

Trang 18

Clock Signals và Clocked FFs

• Mộ t hệ thố ng số có thể hoạ t độ ng trong chế độ bấ t

đồ ng bộ (Asynchronous) hoặ c đồ ng bộ

(Synchronous).

– Hệ thố ng bấ t đồ ng bộ : output có thể thay đổ i trạ ng thá i bất

kì lúc nào khi input thay đổ i.

– Hệ thố ng đồ ng bộ : output thay đổ i trạ ng thá i tại một thời điểm xác định bở i tí n hiệ u clock (Clock signal)

4/22/2014

Trang 19

• Tí n hiệ u Clock đượ c phân bổ đế n tấ t cả cá c phầ n

củ a hệ thố ng Output có thể thay đổ i chỉ khi tí n hiệ u clock chuyể n trạ ng thá i.

• Tí n hiệ u clock chuyể n trạ ng thá i từ

– 0 lên 1 : cạ nh lên ( Positive going transition – PGT).

– 1 xuố ng 0 : cạ nh xuố ng ( Negative going transition – NGT).

4/22/2014

Trang 20

• Hầ u hế t cá c hệ thố ng số đề u hoạ t độ ng ở chế độ

đồ ng bộ (Synchronous).

– D ễ thi ế t k ế

– D ễ s ử a ch ữ a

• Clocked FF đượ c thiế t kế để khi có sự thay đổ i trạ ng

thá i củ a clock thì trạ ng thá i củ a output cũ ng thay đổ i theo.

4/22/2014

Trang 21

Clocked Flip-Flops

• Clocked FFs có mộ t tí n hiệ u clock đượ c đặ t tên là

CLK, CP, hoặ c CK Hầ u hế t cá c tí n hiệ u CLK là tí n

hiệ u kí ch cạ nh (egde triggered).

• Clocked FFs có 1 ho ặ c nhi ề u tí n hiệ u điề u khiể n

– Cá c tí n hiệ u điề u khiể n không ả nh hưở ng đế n trạ ng thá i

củ a output cho đế n khi có sự thay đổ i trạ ng thá i củ a clock

xả y ra.

• Tín hi ệ u Clock: quy ế t đị nh th ờ i đ i ể m (WHEN)

• Tín hi ệ u đ i ề u khi ể n: quy ế t đị nh tr ạ ng thái (WHAT)

4/22/2014

Trang 22

Clocked Flip-Flops

4/22/2014

Trang 23

Clocked SC Flip-Flops

4/22/2014

Trang 24

4/22/2014

Trang 25

4/22/2014

Trang 26

C ấ u t ạ o m ạ ch - edge triggered SC FF

4/22/2014

Trang 27

C ấ u t ạ o m ạ ch - edge triggered SC FF

4/22/2014

Trang 29

JK Flip-Flops

4/22/2014

Trang 30

JK Flip-Flops

4/22/2014

Trang 31

D Flip-Flops

4/22/2014

Trang 33

D Latch

4/22/2014

Trang 34

Asynchronous Inputs ( bấ t đồ ng bộ )

• Ngõ nh ậ p đồ ng b ộ (synchronous): S, C, J, K, D

– Tí n hiệ u điề u khiể n ( control inputs ).

– Nhữ ng thay đổ i củ a chú ng chỉ ả nh hưở ng đế n ngõ output khi có tí n hiệ u độ ng bộ củ a CLK.

• Ngõ nh ậ p bấ t đồ ng bộ ( asynchronous inputs )

– Hoạ t độ ng độ c lậ p vớ i cá c tí n hiệ u input đồ ng bộ và tí n

hiệ u CLK ( Bấ t kì lú c nà o và không quan tâm đế n nhữ ng input khá c).

Trang 35

4/22/2014

Trang 36

4/22/2014

Trang 37

FF – V ấ n đề th ờ i gian

• Setup and Hold time

4/22/2014

Trang 38

FF – V ấ n đề th ờ i gian (tt)

• Tr ễ lan truy ề n (Propagation delay)

– Giá tr ị t ố i đ a (Maximum): vài ns đế n 100ns

4/22/2014

Trang 39

• Maximum clock frequency

• Clock pulse high or low times

• Clock transition times

4/22/2014

Trang 40

4/22/2014

Trang 41

4/22/2014

Trang 42

Ứ ng d ụ ng FF

• 74LS74 (D-FF positive-edge)

• 74LS73 (JK-FF, negative-edge)

• L ư u trữ dữ liệ u và truyề n dữ liệ u

– Thườ ng sử dụ ng FF để l ư u trữ dữ liệ u hay thông tin Dữ liệ u đượ c l ư u trữ theo 1 nhó m cá c FF gọ i là register (thanh ghi).

– Cá c hoạ t độ ng thườ ng đượ c thự c hiệ n vớ i cá c dữ liệ u

đượ c l ư u trong register là truyề n dữ liệ u (data transfer).

4/22/2014

Trang 43

Ứ ng d ụ ng FF (1)

• Truyề n dữ liệ u song song (Parallel transfer)

4/22/2014

Trang 44

Ứ ng d ụ ng FF (2)

• Thanh ghi dị ch (shift register)

4/22/2014

Trang 47

1111 ( có 16 trạ ng thá i) Và đượ c gọ i là bộ đế m MOD-16.

– Bộ đế m MOD-2 N có khả n ă ng đế m tớ i 2 N - 1 sau đó quay

về trạ ng thá i 0.

4/22/2014

Trang 48

Thi ế t b ị Schmitt-trigger

4/22/2014

Định dạng
Số trang	50
Dung lượng	5,26 MB