THIẾT kế lõi IP CHO MẠNG nơ RON CÔNG NGHỆ 0 5 UM

Trang 1

THIẾT KẾ LÕI IP CHO MẠNG NƠ RON

CÔNG NGHỆ 0.5 UM

Trang 2

DANH MỤC CÁC TỪ VIẾT TẮT XI

CHƯƠNG 1 GIỚI THIỆU ĐỀ TÀI 1

1.1 GIỚI THIỆU 1

1.2 MỤC TIÊU 1

1.3 NỘI DUNG 1

CHƯƠNG 2 TỔNG QUAN VỀ THIẾT KẾ CHIP CMOS 2

2.1 GIỚI THIỆU VỀ THIẾT KẾ CHIP CMOS 2

2.1.1 Lý thuyết thiết kế chip 2

2.1.2 Công nghệ CMOS 2

2.1.3 Ngôn ngữ thiết kế VHDL 4

2.1.4 Công cụ thiết kế Alliance 5

2.2 KỸ THUẬT THIẾT KẾ CHIP CMOS 7

CHƯƠNG 3 THIẾT KẾ LÕI IP CHO MẠNG NƠ RON 10

3.1 TỔNG QUAN VỀ MẠNG NƠ RON NHÂN TẠO 10

3.2 CẤU TRÚC TỔNG QUAN CỦA MỘT MẠNG NƠ RON 10

3.3 QUÁ TRÌNH XỬ LÝ THÔNG TIN CỦA MỘT MẠNG NƠ RON 11

3.4 HUẤN LUYỆN MẠNG NƠ RƠN 12

3.5 SƠ ĐỒ KHỐI MẠNG NƠ RON 13

3.6 QUY TRÌNH THIẾT KẾ CHIP CHO MẠNG NƠ RON 15

CHƯƠNG 4 KẾT QUẢ THU ĐƯỢC 18

4.1 KẾT QUẢ THIẾT KẾ LUẬN LÝ 18

4.1.1 Mô phỏng dạng sóng 18

4.1.2 Kết quả thu được trên KIT 21

4.1.3 Thiết kế mạch 24

4.2 KẾT QUẢ THIẾT KẾ VẬT LÝ 27

2

Trang 3

5.1 KẾT LUẬN 33

5.1.1 Ưu điểm 33

5.1.2 Nhược điểm 33

5.1.3 Kết quả đạt được 33

5.2 HƯỚNG PHÁT TRIỂN 33

TÀI LIỆU THAM KHẢO 34

PHỤ LỤC A 35

Trang 4

HÌNH 2-2: CÁC CÔNG CỤ LIÊN KẾT VỚI NHAU TRÊN ALLIANCE 7

HÌNH 2-3: QUY TRÌNH THIẾT KẾ LUẬN LÝ VÀ THIẾT KẾ VẬT LÝ 9

HÌNH 3-1: CẤU TRÚC TỔNG QUÁT CỦA MỘT MẠNG NƠ RON [4] 10

HÌNH 3-2: QUÁ TRINH XỬ LÝ THÔNG TIN CỦA MỘT MẠNG NƠ RON [4] 11

HÌNH 3-3: SƠ ĐỒ KHỐI MẠNG NƠ RON 13

HÌNH 3-4: MÔ TẢ TÍN HIỆU NÃO NGƯỜI [4] 14

HÌNH 3-5: MÔ TẢ TÍN HIỆU ĐƯỢC KHỐI ALPHA XỬ LÝ [4] 14

HÌNH 3-6: QUY TRÌNH THIẾT KẾ CHIP CHO MẠNG NƠ RON 15

HÌNH 4-1: MÔ PHỎNG TRÊN MODELSIM 18

HÌNH 4-2: CÔNG SUẤT CỦA THIẾT KẾ 19

HÌNH 4-3: TỔNG HỢP RTL CỦA KHỐI TIMER 20

HÌNH 4-4: KẾT QUẢ THỰC THI CODE TRÊN KIT VỚI INPUT 1 VÀ 2 21

HÌNH 4-5: KẾT QUẢ THỰC THI CODE TRÊN KIT VỚI INPUT 3 22

HÌNH 4-6: KẾT QUẢ THỰC THI CODE TRÊN KIT VỚI INPUT 2 23

HÌNH 4-7: MẠCH SCHEMATIC CỦA NƠ RON 24

HÌNH 4-8: PHÓNG LỚN 1 KHỐI TRONG MẠCH NƠ RON 25

HÌNH 4-9: KẾT QUẢ QUÁ TRÌNH TỔNG HỢP MẠCH TỪ CODE 26

HÌNH 4-10: THIẾT KẾ LAYOUT CỦA KHỐI NƠ RON 27

HÌNH 4-11: PHÓNG TO MỘT PHẦN THIẾT KẾ LAYOUT 28

HÌNH 4-12: KIỂM TRA LVS CỦA KHỐI NƠ RON 29

HÌNH 4-13: KIỂM TRA DRC CÔNG NGHỆ 0.5 UM CỦA KHỐI NƠ RON 30

4

Trang 5

BẢNG 4-2: SƠ ĐỒ CHÂN CỦA CON CHIP 30

Trang 7

CMOS Complementary Metal-Oxide-Semiconductor

Trang 9

CHƯƠNG 1 GIỚI THIỆU ĐỀ TÀI

1.1 Giới thiệu

Với tốc độ phát triển Khoa học – Kĩ thuật như hiện nay, đặc biệt trong cuộc cáchmạng công nghiệp 4.0 mà thế giới đang phát triển Trí tuệ nhân tạo đang là vấn đềnghiên cứu của các công ty công nghệ hàng đầu thế giới được sở hữu bởi các quốcgia hàng đầu như Mỹ, Đức, Nhật Bản…

Vì vậy việc nghiên cứu mạng nơ ron nói riêng và trí tuệ nhân tạo nói chung đang làkim chỉ thiên cho các quốc gia muốn phát triển hiện nay

Việc phát triển mạng nơ ron chủ yếu được thực hiện trên phần mềm hay hệ thốngnhúng Tuy nhiên việc thực hiện trên phần cứng còn nhiều hạn chế do sự phức tạpcủa hệ thống mạng nơ ron Đây cũng là một hướng nghiên cứu được rất nhiều công

ty công nghệ hướng đến Đề tài này thực hiện một mạng nơ ron đơn giản trên phầncứng mô phỏng hoạt động của một mạng nơ ron

1.2 Mục tiêu

Nắm được quy trình thiết kế chip CMOS cơ bản

Hiểu được mạng nơ ron là gì và các ứng dụng của mạng nơ ron trong cuộc sốnghiện thực

Phần nào đó qua đồ án này có thể thiết kế và mô phỏng được một mô hình huấnluyện mạng nơ ron cơ bản

1.3 Nội dung

Các nhiệm vụ cần thực hiện ở đồ án này:

CHƯƠNG 2 TỔNG QUAN VỀ THIẾT

KẾ CHIP CMOS

Trang 10

1.4 Giới thiều về thiết kế chip CMOS

1.1.1 Lý thuyết thiết kế chip

Thiết kế chip là việc tích hợp rất nhiều linh kiện bán dẫn vào một con chip nhỏ đểtạo ra chức năng của con chip Con chip có thể có 1 hoặc nhiều chức năng tùy vàonhu cầu của người thiết kế

Công nghệ thiết kế càng cao, con chip càng được tích hợp nhiều linh kiện và càngnhỏ gọn Việc thiết kế muốn đưa vào thực tế phải dựa vào các luật thiết kế

1.1.2 Công nghệ CMOS

CMOS là thuật ngữ dùng để chỉ một loại công nghệ chế tạo vi mạch tích hợp, viếttắt của cụm từ “Complementary Metal-Oxide-Semiconductor” Công nghệ CMOSđược dùng trong chế tạo vi điều khiển, vi xử lý, RAM tĩnh và một số mạch logickhác Ngoài ra công nghệ Cmos còn được dùng trong các mạch tương tự như cảmbiến hình ảnh, chuyển đổi dữ liệu và các vi mạch thu phát có mật độ tích hợp caotrong lĩnh vực thông tin

Cụm từ “Metal-Oxide-Semiconductor” có nguồn gốc từ một quy trình chế tạo các vimạch tích hợp CMOS cũ Quy trình này tạo ra các transistor hiệu ứng trường màmỗi transistor mang một điện cực cổng bằng kim loại được đặt lên trên một lớpcách điện bằng oxide phủ trên vật liệu bán dẫn

CMOS có cấu tạo bao gồm cả PMOS và NMOS trong cùng một mạch nên có thểtận dụng được các thế mạnh của cả 2 loại transistor Mạch logic được tạo ra từ quytrình CMOS sẽ tốn ít năng lượng hơn và mật độ tích hợp cao hơn so với các quytrình khác cùng chức năng

Thiết kế lõi IP cho mạng nơ ron công nghệ 0.5 um

Trang 11

Hình 2-1: Cấu tạo của một cổng CMOS [3]

 Một số đặc tính quan trọng của CMOS

Điện áp:

CMOS có thể hoạt động ở mức điện áp từ 3V đến 15V Tuy nhiên với điện áp nhỏhơn 4.5V thời gian trễ sẽ tăng, tính chống nhiễu sẽ bị giảm và tổng trở ra sẽ lớn.Nhưng với những điện áp lớn hơn 15V cũng sẽ gây ra những bất lợi:

- Trong lúc CMOS hoạt động công suất tiêu tán sẽ tăng

- Những xung nhiễu từ nguồn vượt quá 20V (điện áp đánh thủng) sẽ tạo rahiệu ứng SRC-latch_up gây hỏng IC nếu dòng không được hạn chế từ bênngoài Vì vậy với điện áp lớn hơn 15V thì cần phải có điện trở hạn dòng

Công suất tiêu tán:

Khi mạch CMOS ở trạng thái tĩnh thì công suất tiêu tán của mạch rất nhỏ Tuynhiên khi phải chuyển mạch nhanh thì công suất tiêu tán của CMOS sẽ gia tăngđáng kể

Trang 12

1.1.3 Ngôn ngữ thiết kế VHDL

VHDL là ngôn ngữ mô tả phần cứng được sử dụng để mô tả một hệ thống thiết kếlogic VHDL được phát triển bởi bộ quốc phòng Mỹ Việc phát triển ngôn ngữVHDL nhằm mục tiêu tạo ra một ngôn ngữ phần cứng tiêu chuẩn và thống nhất chophép thử nghiệm và đưa các hệ thống số đó vào ứng dụng thực tế

Khác với C hay C++ , các câu lệnh của VHDL xảy ra đồng thời (song song nhau)chứ không theo trình tự

Một trong những tiện ích của VHDL là cho phép tổng hợp thiết kế hoặc hệ thốngtrong một hệ ASIC và VHDL là một ngôn ngữ độc lập chuẩn các nhà công nghệ nênchúng có khả năng kế thừa cao

Một số ưu điểm của VHDL:

- Tính công cộng: Ngôn ngữ VHDL hiện nay là một tiêu chuẩn của IEEE vànhận được sự hỗ trợ của nhiều nhà sản xuất thiết bị cũng như nhiều nhà cungcấp công cụ thiết kế mô phỏng hệ thống

- Khả năng hỗ trợ nhiều công nghệ và phương pháp thiết kế: Dựa vào thư viện

có sẵn, VHDL cho phép người dùng lựa chọn phương pháp thiết kế từ trênxuống hoặc là thiết kế từ dưới lên

Trang 13

- Độc lập với công nghệ: Ngôn ngữ mô tả phần cứng VHDL hoàn toàn độc lậpvới công nghệ chế tạo phần cứng vì vậy một thiết kế hệ thống ở mức cổngdùng ngôn ngữ VHDL có thể được chuyển thành các bản tổng hợp mạchkhác nhau tùy thuộc vào công nghệ chế tạo phần cứng.

- Khả năng mô tả mở rộng: Sử dụng một cú pháp chặt chẽ thống nhất, VHDL

có khả năng mô tả hoạt động của hệ thống trên nhiều mức khác nhau VHDLcòn hỗ trợ mô tả hoạt động của phần cứng từ mức hệ thống số cho đến mứccổng

- Khả năng trao đổi kết quả: Các kết quả mô tả hệ thống có thể được trao đổivới nhau giữa các nhà thiết kế sử dụng các công cụ khác nhau nhưng cùngthiết kế chung tiêu chuẩn VHDL

- Khả năng hỗ trợ thiết kế mức lớn và khả năng sử dụng lại các thiết kế: Ngônngữ VHDL có nhiều tính năng hỗ trợ việc quản lý, chia sẻ thiết kế và VHDLcũng cho phép dùng lại các phần thiết kế đã có sẵn

1.1.4 Công cụ thiết kế Alliance

Là mộ phần mềm rất mới ở Việt Nam, Alliance là phần mềm bản quyền mở, đượcphát triển bởi trường Đại Học Pierre et Marie Curei University ở Pháp, nhằm mụcđích tạo ra một công cụ thiết kế chip hoàn chỉnh cho sinh viên và những ngườinghiên cứu thiết kế chip sử dụng Phần mềm Alliance là một gói công cụ CAD hoànchỉnh cho việc mô tả phần cứng và nó cung cấp đầy đủ các công cụ thiết kế vi mạchVLSI cũng như các công cụ để kiểm tra thiết kế

Mốt vài công cụ Alliance sử dụng trong thiết kế:

alliance để xử lí

Trang 14

 Xsch: Xem mạch schematic của thiết kế

đề ra hay không

Ngoài ra, Phần mêm Alliance còn cung cấp các công cụ có chức năng tối ưu thiết kếcủa người dùng:

Trang 15

Hình 2-2: Các công cụ liên kết với nhau trên Alliance

1.5 Kỹ thuật thiết kế chip CMOS

Quy trình cơ bản để thiết kế chip bao gồm 2 bước chính: Thiết kế luận lý và thiết kếvật lý

 Thiết kế luận lý: được chia làm 3 loại.

Behaviorview

Structuralview

Cougar

Physicalview

Graal

BoogLoon

OcpNero

BoomAsimut

LVX

Druc

(DRC)

Trang 16

Ở thiết kế này chỉ quan tâm đến chức năng của mạch mà không quan tâm đến cấutạo chi tiết của mạch Thiết kế số còn được gọi là thiết kế mức chuyển thanh ghiRTL Thiết kế sử dụng ngôn ngữ mô tả phần cứng VHDL, Verilog…

Sau khi thiết kế mức chuyển thanh ghi hoàn thành, thiết kế RTL sẽ được mô phỏng

để kiểm tra độ chính xác Các công cụ phổ biến được dùng để mô phỏng RTL làModelSim, VSC, NC-VHDL, NC-Verilog Sau cùng thiết kế RTL được tổng hợpthành các cổng logic cơ bản: AND, NOT, …

Nhìn chung thiết kế số được hỗ trợ phần lớn bới các công cụ, phần mềm thiết kế

Thiết kế này đòi hỏi kinh nghiệm của người thiết kế và chủ yếu được thực hiện bởicon người Dựa vào kinh nghiệm người thiết kế sẽ lựa chọn vị trí sắp xếp linh kiện,cấu trúc của con chip sao cho hợp lý

Thiết kế vật lý được thực hiện dựa trên kết quả tổng hợp sơ đồ mạch từ thiết kế luận

lý và gồm 2 phần chính: Thiết kế layout và kiểm tra DRC, LVS

Trang 17

Hình 2-3: Quy trình thiết kế luận lý và thiết kế vật lý

CHƯƠNG 3 THIẾT KẾ LÕI IP CHO

MẠNG NƠ RON

1.6 Tổng quan về mạng nơ ron nhân tạo

Trang 18

Mạng nơ ron nhân tạo ( Artificial Nerual Network – ANN ) là mô hình học tậpthống kê, xử lý thông tin được mô phỏng dựa trên hoạt động của hệ thống thần kinhsinh học Mạng nơ ron nhân tạo được tạo nên từ một lượng lớn các nơ ron kết nốivới nhau thông qua các liên kết ( trọng số liên kết) làm việc như một thể thống nhất

để giải quyết mốt vấn đề cụ thể nào đó

Trong một vài năm trở lại đây mạng nơ ron đã được con người áp dụng thành côngtrong nhiều lĩnh vực khác nhau như: y tế, vật lý, tài chính và nhiều lĩnh vực khác.Đúng như đã đề cập, bất cứ vấn đề nào liên quan đến dự báo, điều khiển và phânloại thì mạng nơ ron đều có thể ứng dụng được như: Khả năng nhận dạng mặt ngườitrong các hệ thống quản lý (quản lý nhân sự ở các công ty, xí nghiệp; quản lý họcsinh, sinh viên trong các trường đại học và cao đẳng…), các ngành khoa học tướng

số, tử vi; khoa học tội phạm, hình sự

Kết hợp cùng logic mờ, mạng nơ ron nhân tạo đang tạo nên một cuộc cách mạngtrong việc thông minh và vạn năng hóa các bộ điều khiển kỹ thuật cao

1.7 Cấu trúc tổng quát của một mạng nơ ron nhân tạo

Hình 3-1: Cấu trúc tổng quát của một mạng nơ ron [4]

Cấu trúc chung của một mạng nơ ron gồm 3 thành phần: Input layer, output layer vàhidden layer

Trang 19

 Hidden: lớp ẩn hidden layer gồm các nơ ron, lớp này có công dụng nhận các

dữ liệu từ lớp layer trước và chuyển đổi dữ liệu này cho lớp tiếp theo xử lý.Trong một mạng nơ ron có thể có nhiều hidden layer

layer, output layer sẽ xuất ra một giải pháp, kết quả cho vấn đề

1.8 Quá trình xử lý thông tin của một mạng nơ ron

Hình 3-2: Quá trình xử lý thông tin của một mạng nơ ron [4]

Các input đầu vào (x1, x2, x3…) và các trọng số tương ứng (w1, w2 ,w3) được đưavào một khối gọi là summation function

Summation function: Nhiệm vụ thực hiện tính tổng trọng số được đưa vào mỗi nơ

ron Hàm tổng của một nơ ron đối với n input được tính theo công thức sau:

I=

Transfer function: Hàm tổng (Summation function) của một nơ ron cho biết khả

năng kích hoạt của nơ ron đó còn gọi là kích hoạt bên trong (internal activation).Các nơ ron này có thể sinh ra một output hoặc không, nói cách khác là transferfunction quyết định có thể output của một nơ ron có được chuyển đến layer kế tiếptrong mạng nơ ron hay không

Đôi khi thay vì sử dụng transfer function người ta sử dụng giá trị ngưỡng threshold

để kiểm soát, quyết định các output của các nơ ron tại một layer nào đó trước khichuyển đến các layer kế tiếp

Trang 20

1.9 Huấn luyện mạng nơ ron

Mạng nơ ron nhân tạo mô phỏng theo việc xử lý thông tin của não người, vì vậy đặctrưng cơ bản của mạng nơ ron là khả năng học và tái tạo hình ảnh dữ liệu khi đãhọc Mạng nơ ron có 3 kiểu học chính là: Học có giám sát, học không có giám sát

và học tăng cường

đó là người thầy Người thầy có kiến thức về môi trường được thể hiện quamột tập hợp các cặp đầu vào và đầu ra đã được biết trước Mạng nơ ron ởđây đóng vai trò là hệ thống học sẽ phải tìm cách thay đổi các tham số bêntrong mình (các trọng số và ngưỡng) để tạo nên một ánh xạ có khả năng ánh

xạ các đầu vào thành các đầu ra mong muốn

giám sát là đầu ra đúng tương ứng cho mỗi đầu vào là không biết trước.Trong học không có giám sát, một tập dữ liệu đầu vào được thu thập và đượcxem như là một tập các biến ngẫu nhiên

quan sát Ví dụ như trường hợp là trong một khu rừng, một con nai đang bịmột con cọp dí, nếu rẽ trái con sẽ có một con suối và con nai có thể nhảy qua

để cắt đuôi con cọp, nhưng nếu rẽ phải sẽ có một cái vực và con nai khôngthể thoát Vì vậy mạng nơ ron sẽ phải quan sát môi trường xung quanh, thuthập thông tin và đưa ra các quyết định Nếu mạng nơ ron quan sát không tốt,đưa ra những quyết định sai nó sẽ phải điều chỉnh các trọng số để từ đó đưa

ra các quyết định khác

1.10 Sơ đồ khối mạng nơ ron

Input

timer

alphaInput

timertimer

Input

alphaInput

timer

Input

Trang 21

Trọng số weight

Hình 3-3: Sơ đồ khối mạng nơ ron

Input: Các thông số, dữ liệu được đưa vào Đây là các thông số quyết định đến việc

dự đoán của con chip

Trọng số weight: Thể hiện độ quan trọng, sức nặng của các input.

Timer: Bộ định thời hay còn gọi là bộ đếm xung, dùng để tạo 1 khoảng thời gian

ngắt giữa các đầu vào input

Alpha: Thực hiện hàm alpha function tạo 1 xung hướng lên thật nhanh để mô

phỏng thật giống não người

Trang 22

Hình 3-4: Mô tả tín hiệu não người [4]

Hình 5: Mô

3-tả tín hiệu được khối alpha

xử lý [4]

Addition and Comparison: Tổng hợp các input với weight rồi so sánh với 1

ngưỡng nào đó, quyết định dự đoán của con chip

Inhibit: Hoạt động như 1 cái chốt, trong khi các khối đang xử lý dữ liệu, khối

inhibit sẽ chặn không cho khối timer đếm tiếp, không cho tín hiệu tiếp theo nhậnvào nhằm mục địch chống nhiễu dữ liệu, khi tín hiệu trước đã xử lý xong khốiinhibit sẽ kích 1 xung lại cho khối timer, khối timer khi được kích sẽ hoạt động tiếp,bắt đầu đếm để nhận các input kế tiếp

1.11 Quy trình thiết kế chip cho mạng nơ ron

Trang 23

Kết xuấtmạch

Kiểm traLVS

Mô phỏngtổng

Chế tạo/sảnxuất

Thiếtkếvậtlý

Trang 24

Đây là bước khởi tạo, ở đây chúng ta hình dung ra công dụng của con chíp để thànhlập ý tưởng thiết kế của mình, xác định các chức năng cần phải làm và các thông sốcần phải có để thiết kế con chip

 Mô tả phần cứng

Sử dụng ngôn ngữ mô tả phẩn cứng để mô tả chức năng của con chip, đáp ứng đượccác yêu cầu của con chip cần thiết kế Hai ngôn ngữ mô tả phần cứng phổ biến hiệnnay là Verilog và VHDL

 Thiết kế layout

Đặt các cổng như cổng And, Or, Not… sao cho hợp lý, phù hợp để dễ thực hiệnbước nối dây các cổng Đây là bước hoàn thiện layout, xuất các chân của con chip

đã thiết kế

 Kiểm tra DRC (Design Rule Check)

Dùng luật thiết kế (công nghệ 0.5 um) để kiểm tra layout đã hoàn thành xem cóđúng luật thiết kế không, nếu đúng có thể đem đi sản xuất, nếu sai phải thực hiệnthiết kế lại

Trang 25

 Kết xuất mạch

Sử dụng layout đã thiết kế để kết xuất ra mạch hoàn chỉnh Mạch này khác layout ởđiểm là có các thông số delay, điện dung kí sinh…

 Kiểm tra LVS ( Layout Versus Schematic)

Còn gọi là kiểm tra layout so với mạch, kiểm tra xem mạch thiết kế có giống vớilayout hay không

CHƯƠNG 4 KẾT QUẢ THU ĐƯỢC

1.12 Kết quả thiết kế luận lý

1.1.5 Mô phỏng dạng sóng

Trang 26

Trang 27

Theo kết quả mô phỏng trên, ứng với mỗi input vào sẽ có một trọng số weighttương ứng Với các a1, a2, a3 là các kết quả được tổng hợp của các khối alpha theohàm alpha function: f(x) = x * e-x , tức là:

 a1 = f(x1) = x1 * e-x1

 a2 = f(x2) = x2 * e-x2

Trang 28

 a3 = f(x3) = x3 * e-x3

Trong đó x1, x2, x3 là các output của khối timer và là input của khối alpha

Sau khi đã có a1, a2, a3 thực hiện nhân lần lượt với các trọng số weight w1, w2, w3 thuđược y1, y2, y3 là 3 đầu ra input của khối alpha, kết thúc nhiệm vụ của khối alpha

 Tài nguyên sử dụng

Hình 4-2: Công suất của thiết kế

Nhìn vào hình thấy được tổng công suất tiêu thụ của thiết kế được lấy từ Quartus II

là 58.64 Mw

 Tổng hợp RTL

Trang 30

1.1.6 Kết quả thu được trên KIT

Hình 4-4: Kết quả thực thi code trên KIT với input 1 và 2

Trang 31

Hình 4-5: Kết quả thực thi code trên KIT với input 3

Trang 32

Hình 4-6: Kết quả thực thi code trên KIT với input 2

Với các input đưa vào cùng các trọng số weight tương ứng, qua quá trình thiết kế vàtổng hợp sẽ cho ra kết quả là tổng output ra ứng với 1 hay nhiều input đưa vào có

đủ để kích đèn sáng lên hay không

Trang 33

1.1.7 Thiết kế mạch

Hình 4-7: Mạch schematic của nơ ron

Mạch schematic thể hiện cấu tạo của khối nơ ron Nhìn vào đây thấy được sự sắpxếp các cổng logic của mạch

Trang 34

Trang 35

Hình 4-8: Phóng lớn 1 khối trong mạch nơ ron

Trên hình thấy được cấu tạo của mạch gồm những cổng CMOS cơ bản ghép với nhau

Định dạng
Số trang	71
Dung lượng	1,84 MB