LUẬN văn điện tử VIỄN THÔNG nén âm THANH THEO CHUẨN MP3 TRÊN FPGA

Hình 2.3 HӋWKӕQJQK~QJ623&WUên Board DE2 Hình 2.4 Ví dөYӅPã hóa RLE Hình 2.5 Ví dөYӅPã MTF Hình 2.6 Ví dөYӅPã Huffman Hình 2.7 ĈӝQKҥ\FӫDWDLWKHRVӵWKD\ÿәLFӫDWҫQVӕ Hình 2.8 ĈӗWKӏNӃWKӧSKDLKLӋ

75ѬӠ1*ĈҤ,+Ӑ&&Ҫ17+Ѫ KHOA CÔNG NGHӊ BӜ0Ð1Ĉ,ӊ17Ӱ9,ӈ17+Ð1*

Lu ұQYăQÿѭӧFEҧRYӋWҥL+ӝLÿӗQJFKҩPOXұQYăQWӕWQJKLӋS%ӝ môn Vi ӉQWK{QJ.KRD&{QJ1JKӋ7UѭӡQJĈҥL+ӑF&ҫQ7KѫYjR QJj\WKiQJQăP

hi ӋQÿӅWài này

'ÿã cӕJҳQJUҩWQKLӅXQKѭQJEjLEiRFiRNK{QJWUiQKNKӓLQKӳQJVDL

l ҫPWKLӃX xót rҩWPRQJVӵWK{QJFҧPYà góp ý cӫDTXêWKҫ\F{Yà các bҥQ Xin chân thành c ҧPѫQ

Trân tr ӑQJ

Sinh viên th ͹Fhi͏Q

Võ Duy Tín

M Ө&/Ө&

TÓM TҲ7Ĉӄ7ÀI 1

ABTRACT 2

KEY WORDS 3

DANH MӨ&&È&.é+,ӊ89À TӮ9,ӂ77Ҳ7 4

DANH MӨ&&È&+ÌNH VӀ 6

DANH MӨ&&È&%,ӆ8%Ҧ1* 12

&+ѬѪ1*7Ә1*48$1Ĉӄ7ÀI 13

1.1 GIӞ,7+,ӊ8Ĉӄ7ÀI 13

1.2 Lӎ&+6Ӱ1*+,ÊN CӬ8Ĉӄ7ÀI 14

1.2.1 MP3Player – Columbia University 14

1.2.2 Embedded Network MP3 Playing System – Southern Taiwan University of Technology 14

1.2.3 MindTunes – Columbia University 14

1.2.4 M3Recorder – Universitat Autònoma de Barcelona 15

1.3 NHIӊ09Ө&Ӫ$Ĉӄ7ÀI 15

1.4 GIҦ,3+È37+Ӵ&+,ӊ1 15

&+ѬѪ1*&Ѫ6Ӣ/é7+8<ӂ7 17

2.1 KHÁI QUÁT Vӄ)3*$ 17

2.1.1 GiӟLWKLӋXYӅ)3*$ 17

2.1.2 KiӃQWU~FFKXQJFӫDPӝW)3*$ 18

2.1.3 Ngôn ngӳP{WҧSKҫQFӭQJ+'/ .20

2.1.4 SOPC 21

2.2 CHUҬ1039À GIҦ,7+8Ұ71e1 23

2.2.1 GiӟLWKLӋX 23

2.2.2 Khái niӋPQpQGӳOLӋX'DWD&RPSUHVVLRQ 23

2.2.3 Các khái niӋPFѫVӣ 26

2.2.4 TәQJTXDQYӅFKXҭQ03 28

2.2.5 CҩXWU~FILOH03 30

2.2.6 3KѭѫQJSKiSPã hóa MP3 41

&+ѬѪ1*%2$5''(9¬&È&3+Ҫ10ӄ0Ӭ1*'Ө1* 44

3.1 BOARD DE2 44

3.1.1 GiӟLWKLӋX 44

3.1.2 Thành phҫQ 44

3.1.3 Lõi xӱOt1,26,I 47

3.2 CÁC PHҪ10ӄ0Ӭ1*'Ө1* 54

3.3 MӜ76ӔӬ1*'Ө1*75ÊN BOARD DE2 55

3.3.1 ӬQJGөQJOàm TV box (hình 3.6) 55

3.3.2 &KѭѫQJWUình vӁEҵQJFKXӝW86%SDLQWEUXVK Kình 3.7) 55

3.3.5 Snake game (hình 3.10) 57

3.3.6 Pong game (hình 3.11) 58

&+ѬѪ1*&Ҩ8+ÌNH PHҪ1&Ӭ1* 59

4.1 XÂY DӴ1*+ӊ7+Ӕ1*623& 59

4.1.1 Bӝ[ӱOê1,26,, 61

4.1.2 Các thành phҫQEӝQKӟ 61

4.1.3 Parallel port 62

4.1.4 JTAG port 64

4.1.5 Audio port 65

4.1.6 Video port 66

4.1.7 LCD port 68

4.1.8 Audio and Vedio config và External clock 69

4.2 TÍCH HӦ3+ӊ7+Ӕ1*1+Ò1*623&9ÀO TRONG DӴÈ1&Ӫ$ QUARTUS II 75

4.3 Kӂ7/8Ұ1 76

&+ѬѪ1*;Æ<'Ӵ1* PHҪ10ӄ0 79

5.1 INITIAL VALUES 81

5.1.1 Initiate LCD 81

5.1.2 Initiate VGA 82

5.2 CHECK_KEYS 84

5.3 RECORD 86

5.4 PLAYBACK 87

5.5 COMPRESS MP3 89

5.6 Kӂ7/8Ұ1 90

&+ѬѪ1*&È&.ӂ748ҦĈҤ7ĈѬӦ& 92

6.1 MP3 MONO CHANNEL, 48 KHz, 128 Kbps 92

6.2 MP3 MONO CHANNEL, 48 KHz, 32 Kbps 92

6.3 MP3 MONO CHANNEL, 32 KHz, 32 Kbps 93

6.4 NHҰ1;e7 93

6.4.1 So sánh các kӃWTXҧÿҥWÿѭӧF 94

6.4.2 KӃWOXұQ 94

Kӂ7/8Ұ19¬+ѬӞ1*3+È775,ӆ1 95

TÀI LIӊ87+$0.+Ҧ2 97

PHӨ/Ө& 100

TÓM T Ҳ7Ĉӄ7ÀI

ĈӅWài “Nén âm thanh theo chuҭQ03WUên FPGA” là mӝWÿӅWài mang tính hӑFWKXұW0өFWLrXÿӅUDFӫDÿӅWài là tìm hiӇXtәQJTXDQYӅF{QJQJKӋ)3*$WLêu biӇXOà chip Cyclone II trên board DE2; cNJQJQKѭ nghiên cӭXJLҧLWKXұWQpQ03nhҵPWKӵFKLӋQPӝWPi\JKLkP03WUên board DE2

PhѭѫQJSKiSWKӵFKӋQÿӅWài là dӵDWUên các lõi IP (Intellectual Property core)

do Altera cung cҩSÿӇFҩXKình phҫQFӭQJEҵQJQJ{QQJӳ9HULORJ+'/WK{QJTXDcông cө623&V\VWHPRQSURJUDPPDEOHFKLS %XLOGHU6DXÿyYLӃWFKѭѫQJWUình phҫQPӅPEҵQJQJ{QQJӳFҩSFDR&ÿӇWKӵFKLӋQ\êu cҫXFӫDÿӅWài

ĈӗiQKRjQWKjQKFѫEҧQQKLêm vөÿһWUDERDUG'(FyWKӇWKXkPFKѫLOҥLtín hiӋXYà nén thành các khung MP3 Tuy nhiên, do phҧLFҩXKình cҧPӝWKӋWKӕQJgӗP&38EӝQKӟWKLӃWEӏQJRҥLYLPà chӍGùng 1 xung clock 50 MHz nên khҧQăQJxӱOêFӫDKӋWKӕQJFKRÿRҥQPã nén MP3 là rҩWFKұP'RÿyNK{QJWKӇ[XҩWWKành mӝW ILOH 03 KRàn chӍQK 9ì vұ\ ÿӅ WjL ÿѭӧF WӕL ѭX SKҫQ PӅP QKҵP JLҧP FiFthông sӕQpQ037KӡLJLDQQpQFyJLҧPÿLVRYӟLJLҧLWKXұWEDQÿҫXQKѭQJYүQcòn chұPNK{QJÿҥW\êu cҫXÿӅUD

“MP3 compression on FPGA” is an academic thesis The purposes of this thesis are to know what FPGA, especially Cyclone II chip on DE2 Board, is; and research the MP3 compression algorithm to make a mp3 recorder on DE2 Board This project bases on some IP core of Altera to design the hardware by Verilog HDL combining with SOPC Builder tool After that, the SOPC bared implementation has been done in the C language

The project is completed basically; that is: DE2 Board can record, play back and compress every frame MP3 of the recorded signal However, the processing ability of the system to compress MP3 is very slow Because I have to set up a system including CPU, memory and peripherals only with a clock 50 MHz Therefore, I can not create the full mp3 file So the project is optimized in software

to decrease some parameters of MP3 compression algorithm Although the time to compress has decrease, it is also slow and can not get the goal

DANH M Ө&&È&.é+,ӊ89À TӮ9,ӂ77Ҳ7

ADC: Analog to Digital Converter

AHDL: Altera Hardware Description Language

ASIC: Application Specific Integrated Circuit

BOSR: Base Over-Sampling Rate

bps: bit per second

CAD: Computer Aided Design

CBR: Constant Bit Rate

CD: Compact Dish

CLB: Configurable Logic Blocks

CODEC: coder-decoder

CPLD: Complex Programmable Logic Device

DAC: Digital to Analog Converter

DOD: Department of Defense

DSP: Digital Signal processing

FFT: Fast Fourier Transform

FIFO: First In First Out

FPGA: Field Programmable Gate Array

HAL: Hardware Abstraction Layer

HDL: Hardware Description Language

IC: Integrated Circuit

IDE: Integrated Development Environment

IP: Intellectual Property

ISO: International Organization for StandardizationLCD: Liquid Crystal Display

LUT: Look-Up Table

MDCT: Modified discrete cosine transform

MP3: MPEG 1 layer 3

MPEG: Moving Picture Experts Group

MTF: Move To Front Encoding

PCM: Pulse Code Modulation

RGB: Red – Green – Blue

RISC: Reduced Instructions Set Computer

RLE: Run Length Encoding

RTL: Register Transfer Level

SoC: System on Chip

SOPC: System On Programmable Chip

SR: Sampling rate

USB: Universal Serial Bus

VBR: Variable Bit Rate

VHDL: VHSIC hardware description language

VHSIC: Very-High-Speed Integrated Circuit

Hình 2.3 HӋWKӕQJQK~QJ623&WUên Board DE2

Hình 2.4 Ví dөYӅPã hóa RLE

Hình 2.5 Ví dөYӅPã MTF

Hình 2.6 Ví dөYӅPã Huffman

Hình 2.7 ĈӝQKҥ\FӫDWDLWKHRVӵWKD\ÿәLFӫDWҫQVӕ

Hình 2.8 ĈӗWKӏNӃWKӧSKDLKLӋXӭQJPһWQҥWҫQVӕYà thӡLJLDQ Hình 2.9 CҩXWҥRPӝWNKXQJ03

Hình 2.10 CҩXWҥRFӫDPӝW+HDGHU

Hình 2.11 CҩXWҥRFӫD6LGHLQIRUPDWLRQ

Hình 2.12 CҩXWU~FFӫD6LGHBLQIRJU

Hình 2.13 SӵSKkQYùng cӫDcác thành phҫQWҫQVӕWURQJJUDQXOH Hình 2.14 CҩXWU~FFӫD0DLQGDWD

Hình 2.15 CҩXWU~F,'

Hình 4.5 CҩXWҥRFiFWKDQKJKLFӫDParallel port KEY

Hình 4.6 CҩXWҥRFiFWKDQKJKLFӫD-7$*SRUW

Hình 4.7 CҩXWҥRFiFWKDQKJKLFӫD$XGLRSRUW

Hình 4.8 TӑDÿӝFӫDYùng nhӟÿӋP3L[HO

Hình 4.9 Giá trӏPàu cӫDFiF3L[HO

Hình 4.10 ĈӏDFKӍFӫDPӛL3L[HOWUên VGA trong hӋWKӕQJ Hình 4.11 TӑDÿӝFӫDEӝÿӋPNêWӵ

Hình 4.12 ĈӏDFKӍFӫDFӫDPӛLNêWӵWUên VGA trong hӋWKӕQJ Hình 4.13 9QJÿӋPGӳOLӋXFӫD/&'SRUW

Hình 4.14 ĈӏDFKӍFӫDFiFNêWӵWUên LCD trong hӋWKӕQJ Hình 4.15 CҩXWҥRFiFWKDQKJKLFӫD/&'SRUW

Hình 4.16 Giao diӋQFӫD([Weral Clock

Hình 4.17 Giao diӋQFӫD$XGLRDQG9LGHR&RQILJ

Hình 4.18 HӋWKӕQJQK~QJKRàn chӍQKWURQJ623&%XLOGHU Hình 4.19 Quá trình phát hӋWKӕQJQK~QJ

Hình 4.20 SoҥQFRGHEҵQJ9HULORJÿӇWtFKKӧSKӋWKӕQJQK~QJ Hình 4.21 Quá trình biên dӏFKFKѭѫQJWrình

Hình 4.22 Quá trình nҥSFKѭѫQJWUình xuӕQJ%RDUG'(

Hình 4.23 Các thành phҫQÿѭӧFVӱGөQJWUên Board DE2

&KѭѫQJ

Hình 5.1 /ѭXÿӗJLҧLWKXұWFKtQKFӫDFKѭѫQJWUình

Hình 5.2 /ѭXÿӗJLҧLWKXұWFӫDFKѭѫQJWUình con khӣLWҥRFRQWUӓFKR/&' Hình 5.3 /ѭXÿӗJLҧLWKXұWFӫDFKѭѫQJWUình con hiӇQWKӏWH[WOên LCD Hình 5.4 /ѭXÿӗJLҧLWKXұWFӫDFKѭѫQJWUình con hiӋQ%R[Oên VGA Hình 5.5 /ѭXÿӗJLҧLWKXұWFӫDFKѭѫQJWUình con hiӋQWH[WOên VGA

Hình 5.6 /ѭXÿӗJLҧLWKXұWFӫDFKѭѫQJWUình con CHECK_KEYs

Hình 5.7 /ѭXÿӗJLҧLWKXұWFӫDFKѭѫQJWUình con Record

Hình 5.8 /ѭXÿӗJLҧLWKXұWFӫDFKѭѫQJWUình con Playback

Hình 5.9 /ѭXÿӗJLҧLWKXұWFӫDFKѭѫQJWUình con Compress MP3

Ph өOөF

Hình I.1 Ví dөPӝWKӋWKӕQJ1,26,,WUên Board DE2

Hình I.2 Ví dөFөthӇÿӇÿLӅXNKLӇQ/('*

Hình I.3 TҥRGӵiQWUên Quartus

Hình I.4 ĈһWWên cho hӋWK{QJ623&

Hình I.5 Giao diӋQFӫDF{QJFө623&%XLOGHU

Hình I.6 Giao diӋQFKӑQEӝ[ӱOê1,26,,

Hình I.7 Giao diӋQ623&%XLOGHUVDXNKLFKӑQ[RQJEӝ[ӱOê Hình I.8 Giao diӋQ2Q– Chip Memory

Hình I.9 Giao diӋQ623&%XLOGHUVDXNKLFKӑQ2Q– Chip Memory Hình I.10 Giao diӋQ3DUDOOHO,2

Hình I.11 Giao diӋQ623&%XLOGHUVDXNKLFKӑQ3DUDOOHO,QSXWSRUW Hình I.12 Giao diӋQ-7$*8$57

Hình I.13 Giao diӋQKӋWKӕQJ623&KRàn chӍQK

Hình I.14 HӋWKӕQJ623&VDXNKLWӵÿӝQJFKӑQÿӏDFKӍQӅQ

Hình I.15 Giao diӋQFKӑQYHFWRUUHVHWYà vector ngoҥLOӋ

Hình I.16 Giao diӋQSKiWKӋWKӕQJ623&

Hình I.17 Mã Verilog ÿѭӧFWҥREӣL623&%XLOGHU

Hình I.18 Code Verilog tích hӧSKӋWKӕQJYào trong dӵiQ

Hình I.19 Cách biên dӏFKGӵiQ4XDUWXV

Hình I.20 Giao diӋQEiRELên dӏFKWKành công

Hình I.21 Giao diӋQQҥSFKѭѫQJWUình xuӕQJ%RDUG'(

Hình I.22 &RGHÿLӅXNKLӇQ/('*EҵQJ&

Hình I.23 Giao diӋQ1,26,,,'(

Hình I.24 Giao diӋQWҥRPӝWSURMect mӟL

Hình I.25 Giao diӋQFKӑQPӝWSURMHFWPүX

Hình I.26 Giao diӋQNӃWWK~FYLӋFWҥRPӝW3URMHFWPӟL Hình I.27 Giao diӋQFӫD3URMHFWYӯDWҥR

Hình I.28 Giao diӋQWҥRILOHӭQJGөQJ&

Hình I.29 Giao diӋQÿһWWên cho file C

Hình I.30 Giao diӋQ1,26,,IDE sau khi viӃW[RQJFRGH Hình I.31 Cách biên dӏFK3URMHFW

Hình I.32 Quá trình biên dӏFK3URMHFW

Hình I.33 Cách chҥ\ӭQJGөQJWUên Board DE2

BҧQJ 7rQYjÿӏDFKӍFiFNKӕLJLDRGLӋQWURQJKӋWKӕQJ

&+ѬѪ1*: TӘ1*48$1Ĉӄ7ÀI

1.1 GI Ӟ,7+,ӊ8Ĉӄ7ÀI

Ngày nay kӻWKXұWQpQDXGLRÿDQJÿyQJPӝWYDLWUò cӵFNǤTXDQWUӑQJWURQJcác hӋWKӕQJYLӉQWK{QJYjPXOWLPHGLDÿӇJLҧL quyӃWYҩQÿӅEăQJWK{QJFӫDÿѭӡQJtruyӅQQKҩWOà trong thӡLNǤEùng nә,QWHUQHWWUên toàn thӃJLӟLQKѭKLӋQQD\&iFNӻthuұWQpQDXGLRÿӅXFӕJҳQJOàm giҧPOѭӧQJWK{QJWLQFҫQWKLӃWFKRPӝWFKXӛLGӳliӋXPà không làm giҧPFKҩWOѭӧQJFӫDQyÿӕLYӟLQJѭӡL nghe Nói chung, tín hiӋXDXGLRWKѭӡQJFKӭDÿӵQJPӝWOѭӧQJOӟQFiFWK{QJWLQWKӯDFK~QJWKѭӡQJÿѭӧFFKLDthành hai loҥL thӯDWƭQKVWDWLVWLFDO Eên trong tӯQJIUDPHYà thӯDÿӝQJVXEMHFWLYH giӳDFiFIUDPHMөFÿtFKFӫDQpQDXGLROà nhҵPOàm giҧPVӕELWNKLOѭXWUӳYà khi truyӅQEҵQJFiFKSKiWKLӋQÿӇORҥLEӓFiFOѭӧQJWK{QJWLQGѭWKӯDQày và dùng các kӻWKXұW(QWURS\Pã hoá ÿӇWӕLWKLӇXKRiOѭӧQJWLQTXDQWUӑQJFҫQJLӳOҥL0ӝWWURQJcác kӻWKXұWQpQDXGLRSKәELӃQQKҩWFKtQKOà chuҭQ0303(*– layer 3)

Chính sӵSKәELӃQQày, các giҧLWKXұWQpQYà giҧLQpQ03QJj\FjQJÿѭӧFÿjRVkXQJKLrQFӭXÿӇOjPVDRFyÿѭӧFPӝWWӹVӕQpQWӕWQKҩWQKѭQJYүQJLӳÿѭӧFchҩWOѭӧQJEDQÿҫXFӫDQy7ӯÿyVҧQ[XҩWUDFiF,&FKX\ên dөQJ$6,& QJày càng tӕLѭXKѫQÿӇSKөFYөFKRFiFNKӕL[ӱOêkPWKDQKFӫDFiFKӋWKӕQJOӟQKѫQ7X\QKLrQÿӇVҧQ[XҩWÿѭӧFFiF,&Qày là cҧPӝWFKXWUình: nghiên cӭXNLӇPWUDVҧQxuҩWÿyQJJyLYà kiӇPWUD9ì vұ\QӃXFӭPӛLêWѭӣQJJLҧLWKXұWQpQÿӅXSKҧLVҧQxuҩWUDPӝWWKành phҭPWKì rҩWWӕQNpPFҧYӅWLӅQ bҥFOүQWKӡLJLDQYjGѭӡQJQKѭkhó có thӇOjPÿѭӧFWURQJJLҧQJÿѭӡQJÿҥLKӑF7KӃQKѭQJÿDSKҫQFiFêWѭӣQJÿӅXFyNKӣLQJXӗQWӯFiFQJKLên cӭXWҥLFiFWUѭӡQJÿҥLKӑF

Trong nhӳQJWKұSQLên gҫQÿk\F{QJQJKӋ)3*$UDÿӡLYӟLNKҧQăQJWiLFҩXWU~FNKLÿDQJVӱGөQJOàm cho viӋFWKLӃWNӃYà kiӇPWUDFiF,&FKX\ên dөQJWUӣQên ÿѫQJLҧQKѫQdo vұ\FKLSKtJLҧPU~WQJҳQWKӡLJLDQÿѭDVҧQSKҭPYào sӱGөQJ ĈӗQJWKӡLF{QJQJKӋQày cNJQJJL~SFiFQKà khoa hӑFFNJQJQKѭ VLQKYLrQWURQJgiҧQJÿѭӡQJÿҥLKӑFFyWKӇGӉGàng kiӇPWUDQKLӅXêWѭӣQJFӫDPình chӍWUên mӝW

TӯFiFOêGRÿyÿӅWài “Nén âm thanh chuҭQ03WUên FPGA” là mӝWWURQJnhӳQJÿӅWài nghiên cӭXYӅNӻWKXұWQpQ03KLӋXTXҧYà thiӃWWKӵFQKҩWWURQJJLҧQJÿѭӡQJÿҥi hӑFPà ta có thӇNLӇPWUDÿӝFKtQK[iFFӫDêWѭӣQJQJD\WUên mӝWP{LWUѭӡQJ,&WKӵF

1.2 L ӎ&+6Ӱ1*+,ÊN CӬ8Ĉӄ7ÀI

XӱOêkPWKDQKFKXҭQ03(*ÿһWELӋWOà MP3, trên FPGA là mӝWÿӇWài mӟLÿѭӧFQJKLên trong vài thұSQLên gҫQÿk\'RÿyOӏFKVӱJLҧLTX\ӃWYҩQÿӅQày không nhiӅX7KHRWìm hiӇXFӫDW{Lÿã có vài ÿӅWài nghiên cӭXYӅFKXҭQ03WUên nӅQ)3*$QKѭQJUҩWtWÿӅWài thành công MӝWVӕNӃWTXҧFӫDFiFÿӅWjLQj\ÿѭӧFWUình Ej\ErQGѭӟL

1.2.1 MP3Player – Columbia University

ĈӅWài “ thiӃWNӃPi\QJKHQKҥF03WUrQ)3*$´>@ÿѭӧFWKӵFKLӋQEӣLPӝWnhóm bӕQEҥQVLQKYLrQWUѭӡQJÿҥLKӑF&ROXPELDQăP7X\QKLên, do thiӃWNӃbӝJLҧLPã MP3 khá phӭFWҥSQên thӡLJLDQJLҧLPã quá chұP.KLFKѭDWӕLѭXWKӡLgian giҧLQpQPӝWNKXQJ03PҩWJҫQV'RÿyQKyPÿã tӕLѭXWKHRKDLKѭӟQJphҫQPӅPWKӡLJLDQJLҧLQpQPӝWNKXQJJLҧP[XӕQJFòn 30s) và phҫQFӭQJWKӡLgian giҧLQpQPӝWNKXQJFKӍFòn 1s ) Tuy tӕLѭXÿѭӧFWKӡLJLDQÿәLOҥLFKҩWOѭӧQJ

âm thanh bӏJLҧPPӝWFiFKÿiQJNӇ

1.2.2 Embedded Network MP3 Playing System – Southern Taiwan University of Technology

ĈӅWài “hӋWKӕQJQK~QJWUX\ӅQILOH03WUên mҥQJ´>@ÿѭӧFWKӵFKLӋQEӣLmӝWQKyPEDEҥQVLQKYLrQWUѭӡQJÿҥLKӑFNӻWKXұWQDPĈjL/RDQQăP7URQJÿӅ WjL Qj\ EDQ ÿҫX QKyP WKLӃW NӃ Eӝ JLҧL Pã MP3 ngay trong chip FPGA Tuy nhiên, do thӡLJLDQJLҧLPã cNJQJTXiOkXQKyPÿã tӕLѭXEҵQJFiFKGùng mӝW,&giҧLPã chuyên dөQJYà thiӃWNӃPӝW%RDUGSKөÿӇNӃWQӕLYӟL.,7SKiWWULӇQ)3*$nhӡÿyÿӅWài có thӇJLҧLQpQÿҥW\êu cҫX

1.2.3 MindTunes – Columbia University

ĈӅWjL³0LQG7XQHV´>@ÿѭӧFWKӵFKLӋQEӣLPӝWQKyPQăPVLQKYLrQWUѭӡQJÿҥLKӑF&ROXPELDQăP<ӅXFҫXFKtQKFӫDÿӅWài là thiӃWNӃPӝWKӋWKӕQJJKL

âm hoàn chӍQK5~WNLQKQJKLӋPWӯFiFÿӅWjLWUѭӟFQKyPFKӑQFKXҭQ03(*nhҵPJLҧPWҫQVӕOҩ\PүXWtQ hiӋXÿӇQpQFKRFiFWtQKLӋXJKLkP7X\QKLên, thӡLgian nén vүQFKұPYà không thӇWKӵFKLӋQYLӋFJLҧLQpQWtQKLӋXQpQ'RÿyÿӅWài không thӇWKӵFKLӋQKRàn chӍQK\êu cҫXÿӅUD

1.2.4 M3Recorder – Universitat Autònoma de Barcelona

“M3Recorder”[25] là mӝW Qghiên cӭX ÿѭӧF [XҩW EҧQ FӫD WUѭӡQJ ÿҥL KӑFBarcelona Nghiên cӭXWKӵFKLӋQFҧSKҫQFӭQJOүQSKҫQPӅP'RÿyQKyPWiFJLҧ

ÿã kӃW KӧS FӝQJ QJKӋ )3*$ YӟL FiF FKLS '63 ÿӗQJ WKӡL Vӱ GөQJ VRXUFH FRGH/$0(ÿӇQpQFKXҭQ039ì vұ\NӃWTXҧQJKLên cӭXFyWKӇWKӵc hiӋQÿѭӧFPӝWKӋthӕQJKRàn chӍQKQKѭ\rXFҫX

1.3 NHI ӊ09Ө&Ӫ$Ĉӄ7ÀI

'Rÿk\OjPӝWYҩQÿӅWѭѫQJÿӕLPӟLQrQÿӅWài cNJQJFKӍӣJLDLÿRҥQWìm hiӇXnghiên cӭXYà phát triӇQFàng xa càng tӕW9ì vұ\\êu cҫXFKtQKFӫDÿӅWài bao gӗP

- Tìm hiӇXF{QJQJKӋ)3*$

- Nghiên cӭXKӋWKӕQJQK~QJWUên chip khҧWUình SOPC

- ThiӃWNӃPӝWӭQJGөQJFөWKӇPi\JKLkP03WUên Board DE2

1.4 GI Ҧ,3+È37+Ӵ&+,ӊ1

ĈӇWKӵFKLӋQÿӅWài này, các giҧLSKiSGӵÿӏQKVӁWKӵFKLӋQEDRJӗP

- 3KѭѫQJSKiSWKDPNKҧRWài liӋXEҵQJFiFKWKXWKұSthông tin tӯViFKWҥSFKtvӅÿLӋQWӱYà truy cұSWӯPҥQJLQWHUQHWQKҵPWìm hiӇXVkXYӅOêWKX\ӃWFӫDÿӅWài

- 3KѭѫQJ SKiS TXDQ ViW WKDP NKҧR WKêm mӝW Vӕ ÿӅ Wài liên quan tӯ PҥQJ,QWHUQHWÿӇWKDPNKҧRKѭӟQJJLҧLTX\ӃWYҩQÿӅ

- 3KѭѫQJSKiSWKӵFQJKLӋPWӯQKӳQJêWѭӣQJYà kiӃQWKӭFYӕQFyFӫDPình VDXNKLKRjQWKjQK[RQJKDLSKѭѫQJSKiSWUrQNӃWKӧSYӟLVӵKѭӟQJGүQFӫDJLiRviên, em sӁWKӵFKLӋQFiF\êu cҫXFӫDÿӗiQ

- TәQJKӧSOҥLYLӃWEiRFiRWҥRUDYà tӕLѭXÿӇÿѭӧFPӝWKӋWKӕQJKRàn chӍQK

&+ѬѪ1*: &Ѫ6Ӣ/é7+8<ӂ7

2.1 KHÁI QUÁT V ӄ)3*$

2.1.1 Gi ӟLWKLӋXYӅ)3*$

FPGA là viӃWWҳWFӫD)LHOG3URJUDPPDEOH*DWH$UUD\Oà vi mҥFKGùng cҩXtrúc mҧQJSKҫQWӱORJLFPjQJѭӡLGùng có thӇOұSWUình ÿѭӧFFyWKӇWKӵFKLӋQFiFWtQKQăQJORJLFWK{QJTXDPi\Wính cӫDPình vӟLJLiUҿYà có thӇ[yDÿLYLӃWOҥLnhiӅXOҫQ Altera và Xilinx là hai công ty luôn chiӃPWKӏSKҫQOӟQQKҩW trong lƭQKvӵF)3*$ NhiӅXQKà sҧQ[XҩWKLӋQÿDQJFXQJFҩSUҩWQKLӅXFҩXWU~FYjSKѭѫQJpháp xӱOêNKiFQKDX9ì vұ\YLӋFFKӑQPӝWFҩXWU~FYà mӝWSKѭѫQJSKiS[ӱOêÿӇ

có thӇÿiSӭQJÿѭӧFFiF\êu cҫXYӅFKӭFQăQJYjÿӝәQÿӏQKÿӕLYӟLPӝWKӋWKӕQJtrong thӵFWӃOà vҩQÿӅPDQJWtQKTX\ӃWÿӏQK7KLӃWEӏORJLFOұSWUình ÿѭӧFÿѭӧFSKiWminh lҫQÿҫXYào cuӕLWKұSNӹYà ngay lұSWӭFÿã trӣOên phәELӃQWURQJQJành công nghiӋSEiQGүQ1JRài khҧQăQJOұSWUình ÿDGҥQJF{QJQJKӋQày còn có thӡLgian sҧQ[XҩWQKӓQên có khҧQăQJFҥQKWUDQKWKѭѫQJPҥLUҩWOӟQ+ѫQQӳDYLӋFthiӃWNӃYӟLQyNKiGӉGàng và nó có khҧQăQJOұSWUình lҥLQKLӅXlҫQ

)3*$ÿѭӧFWKLӃWNӃÿҫXWLên bӣLRoss FreemanQJѭӡLViQJOұSF{QJW\;LOLQ[YjRQăPNLӃQWU~FPӟLFӫD)3*$FKRSKpSWtQh hӧSVӕOѭӧQJWѭѫQJÿӕLOӟQcác phҫQWӱEiQGүQYào 1 vi mҥFKVRYӟLNLӃQWU~FWUѭӟFÿyOà CPLD (Complex Programmable Logic Device) ĈLӇP WѭѫQJ ÿӗQJ FӫD &3/' Yà FPGA là ӣ FKӛFK~QJÿӅXEDRJӗPPӝWVӕOѭӧQJWѭѫQJÿӕLOӟQFiFSKҫQWӱORJLFNKҧWUình Tuy nhiên mұW ÿӝ WtFK KӧS WKì khác nhau, mұW ÿӝ FәQJ ORJLF FӫD &3/' QҵP WURQJkhoҧQJWӯYài nghìn ÿӃQKàng chөFQJKìn, trong khi vӟL)3*$WKì mұWÿӝWtFh hӧScӥKàng chөFQJKìn cho ÿӃQYài triӋX

FPGA và CPLD có rҩWQKLӅXÿLӇPNKiFELӋWWX\QKLên kiӃQWU~FOjÿLӇPNKiFbiӋWFKtQKJLӳD&3/'Yà FPGA CPLD có kiӃQWU~FJLӟLKҥQӣPӝWPӭFÿӝQjRÿy

nó bao gӗPPӝWKRһFQKLӅXGҧLORJLF³VXP-of-products” khҧWUình và ÿѭӧFFXQJFҩS

NK{QJÿѭӧFPӅPGҿROҳPQKѭQJEOҥLWUӉWLPLQJOҥLGӉGӵÿRiQKѫQYjWӕFÿӝNӃWnӕLORJLFFNJQJFDRKѫQ)3*$9ӟL)3*$WKì kiӃQWU~FWKHRPӝWFiFKNKiFWUӝLKѫQhҷQ&3/'EӣLYì FPGA sӱGөQJFiFOLên kӃWQӕLĈLӅXQày không nhӳQJWҥRFKRQymӅPGҿRKѫQUҩWQKLӅXPà còn làm tăQJÿӝSKӭFWҥSWURQJWKӃWNӃ

ĈLӇPNKiFELӋWQӳDJLӳD)3*$Yà CPLD là trong hҫXKӃWFKLS)3*$ÿӅXFycác hàm cҩSFDRQKѭEӝFӝQJYà bӝ nhân) và các bӝQKӟÿã ÿѭӧFQK~QJYào Ngoài UDWURQJFiF)3*$ÿӡLPӟLFòn hӛWUӧÿҫ\ÿӫKRһFPӝWSKҫQYLӋFFҩXKình lҥLWURQJhӋWKӕQJFKRSKpSWKD\ÿәLWKLӃWNӃWӭFOà có thӇFұSQKұWKӋWKӕQJKRһFFҩXKình ÿӝQJG\QDPLFUHFRQILJXUDWLRQ NKLFK~QJÿDQg hoҥWÿӝQJ0ӝWYài FPGA còn có khҧQăQJFҩXKình lҥLFөFEӝSDUWLDOUH-configuration) tӭFOà mӝWSKҫQFӫDWKLӃWEӏÿѭӧFFҩXKình trong khi các phҫQFòn lҥLYүQÿDQJKRҥWÿӝQJ

ThiӃWNӃKD\OұSWUình cho FPGA ÿѭӧFWKӵFKLӋQFKӫ\ӃXEҵQJFiFQJ{QQJӳ

mô tҧSKҫQFӭQJHDLQKѭVHDL, Verilog, AHDL, các hãng sҧQ[XҩW)3*$OӟQQKѭXilinx, AlteraWKѭӡQJFXQJFҩSFiFJyLSKҫQPӅPYà thiӃWEӏSKөWUӧFKRTXitrình thiӃWNӃFNJQJFyPӝWVӕFiFKãng thӭEDFXQJFҩSFiFJyLSKҫQPӅPNLӇXQày QKѭSynopsys, Synplify Các gói phҫQPӅPQày có khҧQăQJWKӵFKLӋQWҩWFҧFic EѭӟFFӫDWRàn bӝTX\WUình thiӃWNӃIC chuҭQYӟLÿҫXYào là mã thiӃWNӃWUên HDL (còn gӑLOà mã RTL), chҷQJKҥQQKѭJyLSKҫQPӅP4XDUWXV,,FӫD$OWHUD

Hình 2.1: CҩXWU~FWәQJWKӇFӫDPӝW)3*$

2.1.2.1 Kh ӕLORJLF)3*$

Hình 2.2: CҩXWҥRFӫDNKӕLORJLF FPGA chӭD WURQJ Qy UҩW QKLӅX NKӕL ORJLF Fy WKӇ WiL FҩX Kình CLB &RQILJXUDEOH /RJLF %ORFNV  ÿѭӧF OLên kӃW YӟL QKDX WKành bҵQJ FiF OLên kӃW NKҧtrình (Programmable Interconnect) Các khӕLYjRUDÿѭӧFSKkQEӕ[XQJTXDQKFKLStҥRWKành các liên kӃWYӟLEên ngoài Bên trong khӕLORJLF&/%FyEҧQJ/87/RRN-

Up Table) và các phҫQWӱQKӟ)OLS)ORSKRһFEӝFKӕW ... class="page_container" data-page="6">

TÓM T Ҳ7Ĉӄ7ÀI

ĈӅWài ? ?Nén âm theo chuҭQ03WUên FPGA? ?? mӝWÿӅWài mang tính hӑFWKXұW0өFWLrXÿӅUDFӫDÿӅWài tìm hiӇXtәQJTXDQYӅF{QJQJKӋ)3*$WLêu... hiӋXYà nén thành khung MP3 Tuy nhiên, phҧLFҩXKình cҧPӝWKӋWKӕQJgӗP&38EӝQKӟWKLӃWEӏQJRҥLYLPà chӍGùng xung clock 50 MHz nên khҧQăQJxӱOêFӫDKӋWKӕQJFKRÿRҥQPã nén MP3 rҩWFKұP''RÿyNK{QJWKӇ[XҩWWKành... data-page="7">

? ?MP3 compression on FPGA? ?? is an academic thesis The purposes of this thesis are to know what FPGA, especially Cyclone II chip on DE2 Board, is; and research the MP3 compression