Bài giảng thiết kế mạch tích hợp số

HỆ ĐẾMtương ứng: còn phần lẻ được tiến hành như sau: nhân phần lẻ với 2, số nhớ của phép nhân này dùng làm bít lớn nhất ở phần lẻ của số nhị phân.. Phần lẻ của tích trên lại nhân với 2 v

TẬP ĐOÀN ĐIỆN LỰC VIỆT NAM

BÀI GIẢNG THIẾT KẾ MẠCH

TÍCH HỢP SỐ

TRƯỜNG ĐẠI HỌC ĐIỆN LỰC

TS Nguyễn Thị Thủy Khoa Điện Tử Viễn Thông

THIẾT KẾ MẠCH TÍCH HỢP SỐ

HỆ ĐẾM

 Hệ đếm thập phân ( cơ số 10 ):

 sử dụng các số đếm Arập từ 0 đến 9 Một số N bất kỳ (thực, hữu tỉ) được

biểu diễn dưới dạng thập phân như sau:

 N(10) = an.10n+ an-1.10n-1+ an-2.10n-2+ + a0.100+ b1.10-1+ + bm.10-m

 = (an a0 , b1 bm)10 (3.44)

 trong đó ai chỉ phần nguyên, bj chỉ phần thập phân 0  ai , bj  9 ai , bj là các

số nguyên không âm và không quá 9

 Ví dụ: (427,52)10 = 4.102+2.101+7.100+5.10-1+2.10-2

 (0,032)10 = 0.100+0.10-1+3.10-2+2.10-3

HỆ ĐẾM

 N(2) = an.2n+ an-1.2n-1+ an-2.2n-2+ + a0.20+ b1.2-1+ + bm.2-m

 = (an a0 , b1 bm)2 (3.45)

 trong đó: an, an-1, an-2 a0: chữ số chỉ phần nguyên (bằng 0 hoặc 1)

 b1 , b2, bm: chữ số chỉ phần lẻ (cũng bằng 0 hoặc 1), n, m là các số nguyên

sau:

 (11011,01)2 = 1.24+1.23+0.22+1.21+1.20+0.2-1+1.2-2 = (27,25)10

HỆ ĐẾM

tương ứng:

HỆ ĐẾM

tương ứng:

còn phần lẻ được tiến hành như sau: nhân phần lẻ với 2, số nhớ của phép nhân này dùng làm bít lớn nhất ở phần lẻ của số nhị phân Phần lẻ của tích trên lại nhân với 2 và số nhớ của tích được dùng làm bít tiếp theo của số nhị phân Quá trình cứ tiếp tục cho đến khi phần lẻ của tích tạo thành bằng 0

Phần nguyên và phần lẻ kết hợp với nhau cho ta kết quả cuối cùng

HỆ ĐẾM

HỆ ĐẾM

 sử dụng các số đếm 0 , 1 , 2 , 3 , 4 , 5 , 6 , 7 Một số N bất kỳ (thực, hữu tỉ) được biểu diễn dưới dạng bát phân như sau:

 N(8) = an.8n+ an-1.8n-1+ an-2.8n-2+ + a0.80+ b1.8-1+ + bm.8-m

 = (an a0 , b1 bm)8

 trong đó ai chỉ phần nguyên, bj chỉ phần thập phân 0  ai , bj  7 ai , bj là các

số nguyên không âm và không quá 7

 Ví dụ: 653,12(8) = 6.82+ 5.81+ 3.80+ 1.8-1+ 2.8-2 = 427,1875(10)

 0,007(8) = 0.80+ 0.8-1+ 0.8-2+ 7.8-3 = 0,0136(10)

từ số thập phân sang số nhị phân Sự khác biệt duy nhất là số 8 thay cho số 2 đối với phép chia ở phần nguyên và đối với phép nhân ở phần lẻ

chuyển từ số thập phân sang số nhị phân Sự khác biệt duy nhất là số 16 thay cho số 2 đối với phép chia ở phần nguyên và đối với phép nhân ở phần lẻ.

ĐẠI SỐ BOOLE VÀ CÁC PHƯƠNG PHÁP

BIỂU DIỄN HÀM

1 Các tiên đề và định lý

Đại số logic là phương tiện toán học để phân tích và tổng hợp các hệ thống thiết bị và các

mạch số Nó nghiên cứu các mối liên hệ (các phép tính cơ bản) giữa các biến số

trạng thái (biến logic) chỉ nhận một trong hai giá trị "1"(có) hoặc "0"(không có)

 Phép phủ định logic (đảo), ký hiệu bằng dấu “-” phía trên ký hiệu của biến.

 Phép cộng logic (tuyển), ký hiệu bằng dấu "+".

 Phép nhân logic (hội), ký hiệu bằng dấu ".“

 Các quy tắc:

 Nhóm 4 quy tắc của phép cộng logic:

 + Nhóm 4 quy tắc của phép nhân logic:

x

x  0  x 1 1 x  x x x  x 1

0 0 

x x .1 x x  x x x x 0

x   x y y.x

) (

) (x y z x y z z

y

x        x.y.z  (x.y).z x.(y.z)

z x y x x y

x.(  )  

z y x z y

x    x.y.z x yz

3 2

)).(

).(

) ).(

).(

3 2 1

.y z z y x x z y m m m x

z y x z y x y x

F   

ĐẠI SỐ BOOLE VÀ CÁC PHƯƠNG PHÁP

BIỂU DIỄN HÀM

CỔNG LOGIC TTL VÀ CMOS

1 Các phần tử logic cơ bản

1.1 Phần tử phủ định logic ( phần tử đảo -

NOT )

Phần tử phủ định là phần tử có một đầu vào biến

và 1 đầu ra thực hiện chức năng phủ định

CỔNG LOGIC TTL VÀ CMOS

1.2 Phần tử và (AND)

Phần tử AND là phần tử có nhiều đầu vào biến

và một đầu ra thực hiện chức năng nhân

0 1 1

0 1 0 1

0 0 0 1

CỔNG LOGIC TTL VÀ CMOS

1.3 Phần tử Hoặc (OR)

Phần tử OR là phần tử có nhiều đầu vào biến,

một đầu ra thực hiện hàm cộng logic:

 F OR = 1 khi ít nhất một trong các biến xi nhận

0 1 1 1

1 1

0 0

0 1 1 1

0 0 0

1 1 1

A

x2

CỔNG LOGIC TTL VÀ CMOS

1.4 Phần tử và - phủ định ( NAND )

Phần tử phủ định là phần tử nhiều đầu vào , một đầu ra thực hiện hàm logic và phủ định:

 F NAND = 0 khi tất cả các biến xi nhận giá trị 1.

 F NAND =1 với các trường hợp còn lại.

n

F  1. 2. 3

x1 x2

xn x1 x2 FNAND= FAND= Hàm 2 biến Hàm n biến

Hình 3.33 Ký hiệu quy ước của phần tử NAND n 2 1.x x

x X1 X2 FNAND 0 0 1 1 0 1 0 1 1 1 1 0 1

0 0 0

1 1 1

0 0 0

1 1 1

FNAND

X1

t

Hình 3.34 Sơ đồ

CỔNG LOGIC TTL VÀ CMOS

1.5 Phần tử hoặc - phủ định (NOR)

Phần tử NOR là phần tử có nhiều đầu vào biến, một đầu ra thực hiện chức năng logic

hoặc phủ định. F NOR x1  x2 x3  x n

FNOR = 1 khi tất cả các biến xi nhận giá trị 0

FNOR= 0 với các trường hợp còn lại.

x1

x1

x1

x2

xn

x1

x2

1 0 0

N O

CỔNG LOGIC TTL VÀ CMOS

2 Các phần tử logic thông dụng

2.1 Phần tử tương đương (đồng dấu)

Phần tử tương đương là phần tử có 2 đầu vào

biến, một đầu ra thực hiện phép so sánh

tương đương:

Ftđ = 1 khi tất cả các biến có cùng giá trị

Ftđ = 0 khi tất cả các biến khác giá trị nhau.

2 1 2

1 x x .x x

F td  

x1

x2

Ftđ

Ftđ

Hình 3.38 Ký hiệu quy ước của phần tử tương đương

X1 X2 Ftđ

0

0

1

1

0 1 0 1

1 0 0 1

1

0 0 0

1 1 1

0 0 0

1 1 1 1 1

0 0 0 0 0

Ftđ

X1

t

t

a) b)

Hình 3.39 Bảng trạng thái (a) và giản đồ điện áp minh hoạ (b) của phần tử tương

đương

Hình 3.40 Phần tử tương đương cấu trúc từ phần tử NAND

2 1 2 1 2 1 2 1 2 1 2 1 2 1 2

x F

CỔNG LOGIC TTL VÀ CMOS

2.2 Phần tử khác dấu ( cộng modul 2 )

Phần tử khác dấu là phần tử có 2 đầu vào biến, 1

đầu ra thực hiện phép cộng module 2 không

nhớ.

 Fkd = 0 khi tất cả các biến có cùng giá trị

 Ftđ = 1 khi tất cả các biến khác giá trị.

2 1 2 1 2

1 x x .x x x x

x2

x1

Hình 3.41 Ký hiệu quy ước của phần tử khác dấu

X1 X2 Fkđ

0

0

1

1

0

1

0

1

0 1 1 0

1

0 0 0

1 1 1

0 0 0

1 1 1 1 1

0 0 0 0 0

X1

t

t

a) b)

Hình 3.42 Bảng trạng thái (a) và giản đồ điện áp minh hoạ (b) của phần tử khác dấu

Hình 3.43 Phần tử khác dấu cấu trúc từ phần tử NAND

K R

J

Q2 C

K R

J

Q3 C

K R

J

Q1 C

K R

7 BỘ ĐẾM, BỘ GHI DỊCH, BỘ MÃ HÓA,

BỘ GIẢI MÃ

1.2 Giản đồ điện áp theo thời gian và bảng trạng thái

Bảng 3.8 Bảng trạng thái các trigơ đếm của bộ đếm

nhị phân môđun 16

1 1 1 1 1 1 1 1

0 0 0 0 0 0 0 0

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 Q1 Xung vào Q0 Q2 Q3 Xung xoá 1 1 1 1

0 0 0 0

1 1

0 0

1

0

BỘ ĐẾM, BỘ GHI DỊCH, BỘ MÃ HÓA, BỘ

GIẢI MÃ

2.Bộ ghi dịch

trong bộ ghi dịch dưới tác dụng của xung dịch có thể tuần tự dịch trái hay dịch phải.

có loại ghi dịch 2 hướng.

2.1 Sơ đồ nguyên lý bộ ghi dịch đưa vào nối tiếp dùng trigơ JK mắc nối tiếp

J

Q0 C

K R

J

Q1 C

K R

J

Q2 C

K R

J

Q3 C

K R

7 BỘ ĐẾM, BỘ GHI DỊCH, BỘ MÃ HÓA,

BỘ GIẢI MÃ

2.2 Bảng trạng thái và giản đồ điện áp theo thời gian

a) b)

Hình 3.65 Bảng trạng thái (a) và giản đồ thời gian của bộ ghi dịch vào nối tiếp dùng trigơ JK

nối kiểu trigơ D (b)

Q1

Q0

t t

Giải mã

Bộ chỉ thị thập phân

Bộ mã hoá nhị phân là mạch điện dùng n bit để mã hoá N = 2n tín hiệu Chúng ta xét

ví dụ dưới đây để tìm hiểu nguyên lý làm việc và thiết kế bộ mã hoá nhị phân

Ví dụ: thiết kế một bộ mã hoá thực hiện mã hoá 8 tín hiệu Y0, Y1, Y7 theo mã nhị phân:

7 BỘ ĐẾM, BỘ GHI DỊCH, BỘ MÃ HÓA,

BỘ GIẢI MÃ

Bước 1: Phân tích yêu cầu: đối tượng mã

hoá là 8 tín hiệu đầu vào,

căn cứ vào công thức N = 2n = 8 ta thấy

đầu ra là mã nhị phân n = 3 bit

Vậy ta dùng 3 bit A, B, C để biểu thị

y0

y1

y7

Bộ mã hoá

C B A

Hình 3.67 Sơ đồ khối yêu cầu thiết kế

7 BỘ ĐẾM, BỘ GHI DỊCH, BỘ MÃ HÓA,

BỘ GIẢI MÃ

Bước 3: Tối thiểu hoá: từ bảng trạng thái ta có biểu thức hàm số đầu ra:

7 6

5

Y

C     B Y2 Y3 Y6 Y7 A Y1 Y3 Y5 Y7

Bước 4: Vẽ sơ đồ logic: nếu dùng các phần

tử NAND, ta có biểu thức logic thực hiện

chức năng mã hoá.

Hình 3.68 Sơ đồ bộ mã hoá nhị phân 3 bít

Y7 Y6 Y5 Y4 Y3 Y2 Y1

7 6 5 4 7

6 5

4 Y Y Y Y .Y .Y .Y Y

C

C      

7 6 3 2 7

6 3

2 Y Y Y Y .Y .Y .Y Y

B

B      

7 5 3 1 7 5 3

1 Y Y Y Y .Y Y Y Y

A

A      

7 BỘ ĐẾM, BỘ GHI DỊCH, BỘ MÃ HÓA,

BỘ GIẢI MÃ

4 Bộ giải mã nhị phân

Bộ giải mã nhị phân là mạch điện thực hiện dịch các từ mã nhị phân thành tín hiệu đầu ra Để

tìm hiểu, ta xét môt ví dụ: thiết kế một bộ giải mã nhị phân 3 bit.

Bước 1: Phân tích yêu cầu: đầu vào là nhóm từ mã nhị

phân 3 bit, đầu ra là 8 tín hiệu tương ứng với các từ mã

y0

y1

y7

C B A

giải mã

Sơ đồ khối yêu cầu thiết kế

7 BỘ ĐẾM, BỘ GHI DỊCH, BỘ MÃ HÓA,

BỘ GIẢI MÃ

Bước 3: Tối thiểu hoá: căn cứ vào bảng trạng thái ta có:

C B A

y0  y1 C.B.A y2 A.B.C y3 A.B.C y4 A.B.C

C B A

y5  y6 A.B.C y7 A.B.C

Bước 4: Vẽ sơ đồ logic:

nếu dùng các phần tử

NAND, ta có sơ đồ logic

thực hiện chức năng giải

mã nhị phân 3 bít

C C B B A A

C C B B A A