Giải bài tập VLSI trong sách Digital Integrated Circuits A Design Perspective Jan M Rabaey

Đây là file chứa những bài tập VLSI được giải từ sách Digital Integrated Circuits A Design Perspective Jan M Rabaey. Gồm các bài tập từ chương 3 đến chương 5. Tài liệu này rất hữu ích cho các học viên cao học đang học ngành kỹ thuật điện tử.

MỤC LỤC Trang

CHƯƠNG 3: 2

Bài 6: ……… …… 2

Bài 8 : ……… ……… 5

CHƯƠNG 5: 7

Bài 3:……… … … … 7

Bài 4 : ……… 9

Bài 9……… … … 11

Bài 14 : ……… 16

CHƯƠNG 6: 19

Bài 1:……… … … … 19

Bài 4 : ……… 20

Bài 6……… … … 21

Bài 7 : ……… 22

Với Vmin = min[(VGS - VT), VDS, VDSAT]

Trước tiên chúng ta cần xác định vùng hoạt động

Bất kỳ dữ liệu nào trong vùng bão hòa VT sẽ có giá trị trong khoảng :

VGS – VT < VDSAT → 2 – VT < 0.6 → VT > 1.4VĐây là giá trị khá cao so với quá trình của chúng ta vậy nên chúng ta giả sử rằng tất cả dữ liệu trong bảng là được lấy trong vùng bão hòa nhanh, chúng ta sẽ kiểm tra giả thuyết này Bão hòa nhanh :

1297=

1.32−0.6 V T

1.02−0.6 V T

1848.24−1087.2V T0=1712.04−778.2VT0

→136.2=309 V T0

→V T0=0.44 V thõa mãn điều kiện trong vùng bão hòa nhanhTiếp tục sử dụng các thông số ở hàng 2 và 3 trong bảng thay vào phương trình trên ta có.Hàng 2 :

Cả hai giá trị đều thõa mãn điều kiện V T<1.4

Vậy nên tất cả giá trị trong bảng 1 đều thõa mãn trong vùng hoạt động bão hòa

VT=0.4, và VDSAT=0.6V, W L = 2.5 µ

0.25 µ , λ = 0, γ = 0

a Khi R = 10kΩ , tìm vùng hoạt động của mạch VD và VS

b Khi R = 30kΩ , xác định lại vùng hoạt động của mạch VD và VS

c Cho trường hợp R = 10kΩ, VS sẽ tăng hay giảm nếu λ ≠0? Giải thích chất lượng

mạch

Giải:

a Khi R = 10kΩ.

VD = VDD – IR

→ V D=2.5 – 50× 10−6×104

= 2.5 – 0.5 = 2VGiả sử M1 hoạt động trong vùng bão hòa

Vmin = min(VGS – VT, VDSAT, VDS) = min(0.3, 0.6 , 0.7) = VGS – VT

→ Mạch ở trạng thái bão hòa,

→ = 2.5 – 1.5 = 1VGiả sử mạch hoạt động trong vùng tuyến tính

Vmin = min(VGS – VT, VDS ,VDSAT) = min(2 - 0.93 – 0.4, 0.07 , 0.6) = VDS

→ Mạch hoạt động trong vùng tuyến tính

vùng tuyến tính

VS = 0.93V

Trường hợp R = 10kΩ, mạch hoạt động ở trạng thái bão hòa nên dòng I

Cho bộ đảo với trở tải như hình 5.3.

a Nhận xét về chất lượng mạch tại sao mạch này lại có hoạt động giống như bộ đảo

e Sử dụng HSPICE để vẽ VTC cho RL =37k, 75k và 150k trên một hình

f Ghi chú mối quan hệ quan giữa các điện táp VTC quan trọng và điện trở tải RL

g Tải trở kháng có vẻ như được sử dụng để tạo ra nhiều hơn đặc tính bộ đảo lý tưởng

Giải

Cho VIN < VT, M1 là hoạt động trong vùng ngắt, do đó I = 0 và Vout = 2.5V

Cho VIN > VT, M1 dẫn và Vout = 2.5v – I*R Điện áp ngõ ra mức thấp và tín hiệu ngõ vào như 1 bộ đảo

V min=V DS=V out=V OL=46.25 mV

Kiểm tra giả thuyết : VGT = 2.07, VDSAT=0.63V và VDS = 46.25mV

Vậy giả thuyết đúng là M1 hoạt động trong vùng tuyến tính

Để tìm VM, thiết lập phương trình dòng NMOS với điện áp ngõ vào và ra

Để tìm VIL và VIH, dựa vào sườn của VTC, ở VM là có nguồn gốc và được ngoại suy ra VOH

và VOL Lờ đi hiệu ứng điều chế chiều dài kênh, độ dốc được đưa ra bởi :

f Ghi chú mối quan hệ quan giữa các điện táp VTC quan trọng và điện trở tải RL.

Nếu RL tăng, đường cong VTC trở nên lý tưởng hơn với những lý do sau :

VOL giảm, NML tăng, VIH giảm và NMH tăng Tuy nhiên, điều đó dẫn đến sự cân bằng bởi vì ,

RL tăng, VIL giảm sẽ làm kém sự lý tưởng và VOH vẫn không thay đổi

tưởng

Khi tải trở kháng tăng lên, nó sẽ cân bằng, bộ đảo VTC trở nên lý tưởng hơn với độ lợi cao

và dĩ nhiên là biên độ nhiễu sẽ tốt hơn Tuy nhiên, đường cong VTC là dịch chuyển sang M1

và điện áp ngưỡng là thấp hơn khi VTC di chuyển sang trái

Bài 4:

Cho bộ đảo như hình 5.3 ( trong bài 3) và tải ngõ ra là 3pF

a Tính tpHL và tpLH và tp

b Thời gian trễ tăng và giảm có bằng nhau không? Tại sao bằng và tại sao không?

c Tính công suất tiêu tán tĩnh và động với giả thuyết cổng là được đóng nhanh nhất có thể

tpLH >> tpHL bởi vì RL = 75kΩ là lớn hơn điện trở tuyến tính hiệu dụng Ron của M1.

thể

Công suất tĩnh :

VIN = VOL cho Vout = VOH = 2.5V, dĩ nhiên IVDD = 0A vậy nên PVDD = 0W

VIN = VOH cho Vout = VOL , mạch hoạt động trong vùng tuyến tính

V o=46.3 mA

a Giả sử chúng ta muốn thay đổi mức điện áp danh định giữa Vi và Vo là 0.6V trong mạch 5.7 (a) Bỏ qua hiệu ứng backgate, tính toán độ rộng của M2 để đáp ứng mức thay đổi này.

b Bây giờ giả sử có 1 ý tưởng thay thế M2 bằng 1 nguồn dòng (hình 5.7 (b)) TransistorNMOS M1 trải qua một thay đổi trong VT do hiệu ứng backgate Tìm VT như là 1 hàmcủa V0 cho V0 dao động từ 0 đến 2.5V với khoảng cách là 0.5V Vẽ VT với V0

c Vẽ V0 so với Vi , V0 dao động từ 0 đến 2.5V với khoảng cách là 0.5V Vẽ 2 đường cong : 1 bỏ qua hiệu ứng body effect và c có body effect Hiệu ứng body effect ảnh hưởng như thế nào đến sự hoạt động chuyển đổi mức?

d ở V0 = 2.5V (với body efect ), tìm V0 (ý tưởng) và xác định lỗi tối đa đã được đưa ra bởi body effect

b Tìm hàm VT theo sự thay đổi của V0.

Phương trình điện áp ngưỡng Khi thay M2 bằng 1 nguồn dòng thì VSB = VO

Với V0 = 1.5V thì V T=0.43+0.4(√0.6 +1.5−√0.6)=0.7 V

Với V0 = 2V thì V T=0.43+0.4(√0.6 +2−√0.6)=0.765 V

Với V0 = 2.5V thì V T=0.43+0.4(√0.6 +2.5−√0.6)=0.82 V

Hình biểu diễn mối quan hệ giữa V0 và VT

c Vẽ mối quan hệ giữa Vin và Vo khi không có body effect và có body effect

 Khi không có body effect:

d Xác định lỗi lớn nhất xảy ra bởi body effect.

Lỗi lớn nhất xảy ra khi VSB là lớn nhất Tức ở Vo = 2.5V

Điện áp lỗi Verror = 3.4944 – 3.1 = 0.3944V

Mối quan hệ I-V là được cho bởi I D=I0e(V GS−V T) / (n V T)

(1+λV V DS), giả sử VDS > 50mA Tính toán điện áp ngưỡng chúng ta cần tìm Vin = Vout Vậy nên cân bằng giá trị tuyệt đối của dòng của NMOS và PMOS chúng ta có :

I0e V¿ / (n V T)

(1+λV n V out)=I0e(V DD−V¿) / (n V T)

(1+ λV p(V DD−V out) )

Bỏ Io và lấy ln 2 vế ta có:

ln (e¿ ¿V¿/(n V T) (1+ λV n V out))=ln(e¿¿(V DD−V¿)/(n V T) (1+ λV p(V DD−V out) ))¿ ¿

ln (e¿ ¿V¿/(n V T))+ln(1+λV n V out)=ln(e¿¿(V DD−V¿)/(n V T))+ln(1+λV p(V DD−V out) )¿ ¿

Đây là giá trị nhiều hơn sự mong đợi ở 1 bộ đảo CMOS ( g ≈ -30) Tuy nhiên chúng ta nên ghi nhớ rằng chế độ ngưỡng dưới của CMOS có hoạt động cơ bản như thiết bị lưỡng cực và

có thể mang lại giá trị như vậy

Chúng ta đã biết : VIL = VM + (VDD-VM)/g và VIH = VM - VM/g ( từ phương trình 5.7 trong textbook) Thay các giá trị VM = 0.2V, g=-325.6 và VDD = 0.4V ta có :

Sơ đồ mạch như trên cho chúng ta thấy kích cỡ mạch phù hợp với yêu cầu, trong trường hợp xấu nhất, trở kháng ngõ ra của mạch giống như trở kháng ngõ ra có một bộ đảo với W/L

= 2 với NMOS và W/L = 6 với PMOS

Trở kháng pull-up ở trường hợp xấu nhất xảy ra bất kỳ lúc nào tồn tại một đường đơn từ nút đến Vdd Ví dụ của các vector đối với trường hợp xấu nhất ABCDEFG = 0000001

Trường hợp trở kháng pull-up xảy ra tốt nhất khi ABCDEFG = 0000000

Trường hợp trở kháng pull-down tốt nhất xảy ra khi ABCDEFG = 1111111

BÀI 4

mạch như hình 6.4 thực hiện chức năng có giống như một cổng logic không? Nếu đúng, nó là chức năng gì? Nếu không, đưa ra biểu diễn Boolean cho cả 2 mạch

b Điện trở ngõ ra của 2 mạch có luôn bằng nhau không?

c Thời gian tăng và giảm của 2 mạch có bằng nhau không? Tại sao?

Giải

biểu diễn bằng đại số Boolean như sau:

F=(ABCD+ E)=´ (A + ´B + ´C+ ´D´ )´E

Bởi vì:

 Xét trường hợp các tín hiệu đầu vào đến ko cùng lúc

Ở mạch B: tín hiệu vào E nằm gần ở đầu ra hơn Do đó nếu tín hiệu vào E mà có đến chậm hơn thì ở mạch B tín hiệu ra sẽ nhanh hơn so với mạch A ( tất cả các node bên trong đều đã được nạp và chỉ có điện dung đầu ra là cần đuợc chuyển mạch)

 Xét trường hợp các tín hiệu đầu vào đến cùng lúc : thì thời gian lên và xuống cũng ko bằng nhau bởi vì:

Xét tất cả các tín hiệu vào E, A, B, C, D đều ở mức thấp Khi đó ở mạch A chỉ có một cựcBody của transistror đầu vào E được nối lên VDD, do đó chỉ có một transistor tín hiệu vào E chịu ảnh hưởng của body-effect Trong khi đó ở mạch B thì có 4 transistor với đầu vào A, B,

C, D đều có cực body nối lên VDD, do đó có 4 transisor chịu ảnh hưởng của body-effect.Vậy thời gian lên và xuống ở mạch A chịu ảnh hưởng của 1 điện trở

Thời gian lên và xuống ở mạch B chịu ảnh hưởng của 4 điện trở mắc song song

Do đó thời gian lên và xuống của 2 mạch này ko bằng nhau

BÀI 6

Mạch A và B trong hình 6.5 thực hiện chức năng gì? Mạch nào là dual network và cái nào không? Mạng nào không phải là dual nhưng vẫn là cổng logic tĩnh hợp lệ? Giải thích Liệt kêbất kỳ lợi ích của mạch so với 1 cấu hình khác

Giải

Hàm ngõ ra của cả 2 mạch như sau: Y = ´A B+ A ´B= A ⨁ B

 Cả mạch A và mạch B đều thực hiện chức năng của một cổng logic XOR

 Mạch A là một dual network bởi vì mạng kéo lên là cặp đôi với mạng kéo xuống

Tuy nhiên, mạch B vẫn giữ giá trị của cổng logic ở trạng thái tĩnh, bởi vì với bất kỳ kết hợp nào của ngõ vào, có một điện trở thấp từ VDD hoặc đất tới ngõ ra

Mạch B với các khối kéo xuống NMOS và kéo lên PMOS(vì transistor NMOS có cung cấp dòng điện lớn hơn transistor PMOS có cùng kích thước và điện dung transistor

PMOS ).Mạch B được sử dụng các cổng phức tạp tạo ra các tổ hợp đảo các hàm logic tốt hơn Mạch B có khả năng chống nhiễu tốt,không tiêu thụ công suất tĩnh

Mạch B có tiến bộ hơn Bởi vì điện dung bên trong nút ít hơn so với mạch A, điều đó sẽ làmcho nó nhanh hơn so với mạch A

Bài 7

Tính toán các giá trị của bộ đảo NMOS như hình 6.4

a VOH và VOL

b NML và NMH

c Tiêu tán công suất : 1 cho Vin thấp và 2 cho Vin cao

d Cho ngõ ra tải 1pF, tính toán tpLH , tpHL và tp Trễ tăng và giảm bằng nhau không? Tạisao?

Giải

a VOH và VOL

Để tìm VOH :

Cho Vin = 0, bởi vì VOL có thể thấp hơn VT0 đối với NMOS

Nếu Vin = 0, M1 ngưng dẫn, lúc này VOH = VDD = 2.5V

Cho Vin = VOH= 2.5V lúc này cả NMOS và PMOS đều dẫn, ngõ ra Vo = 0V Để tìm VOL

chúng ta viết phương trình quan hệ dòng ở nút ngõ ra :

I DP+I DN=0

Đầu tiên, chúng ta xác định vùng hoạt động của mỗi NMOS và PMOS Chúng ta giả sử

VDS = VOL =Vo < VDSAT đối với NMOS, vậy nên NMOS hoạt động trong vùng tuyến tính

VGTn = VGS – VTn = 2.5 – 0.43 =2.07V VDS của PMOS âm hơn VDSAT và

VGTp = VGS - VTp =Vin – VDD – VT =0 – 2.5 (- 0.4) = – 2.1V, vậy nên PMOS là ở trạng thái bão hòa nhanh Phương trình như sau

Với VGSn = Vin, VDSn = Vout, VGSp = -( VDD - Vin) and VDSp = -(VDD - Vout).

Thay vào phương trình(7.1) ta có :

k n

2 (V¿−V TOn)2=k p

2 [2(V¿−V DD−V TOp) (V out−V DD)−(V out−V DD)2](7.2)

Chúng ta lấy vi phân cả 2 vế của phương trình (7.2)

k n(V¿−V TOn)=k p[ (V¿−V DD−V TOp) (d V out

d V¿ )+(V out−V DD)−(V out−V DD) (d V out

d V¿ )(7.3)]Thay thế Vin = VIL và dVout/dVin = -1 vào (7.3), chúng ta có:

k n(V¿−V TOn)=k p(2 V out−V IL+V TOp+V DD(7.4))

Rút VIL như là một hàm theo Vout ta có thể biểu diễn như sau :

V IL=2 V out+V TOp−V DD+k R V TOn

Gọi điện áp ngưỡng chuyển mạch của bộ đảo lý tưởng bây giờ là : Vth = VDD/2

Do đó (7.6) có thể được biểu diễn lại như sau:

k R=k n

k p=(0.5 V DD+V TOp

0.5 V DD−V TOn)2=(0.5∗2.5−0.430.5∗2.5−0.4 )2=(0.850.82)2=1.074

Thay kR=1.074 vào trong phương trình (7.5) ta có:

V IL=2 V out−2.5−0.4+1.074∗0.43

2 V out−2.438182.074 =0.96 Vout−1.18 (7.7 )

Bây giờ thay thế VIL vào trong phương trình (7.2) kết quả như sau:

out

k k

0.07 3.04 7.37 0

k k

Với : VGSn = Vin, VDSn = Vout, VGSp = -( VDD - Vin) và VDSp = -(VDD - Vout)

(7.9) có thể được viết lại như sau:

p n

k k

=> Vout1= -44.212V and Vout2 = 0.212V

1 Với Vin mức thấp, NMOS ngưng dẫn, nên tiêu tán nguồn bằng 0W

2 Với Vin mức cao, P = V*I = 2.5*IDP Với VOL = VO = 31.6mA

d Điều khiển tải 1pF, tính toán tpLH , tpHL và tp Trễ tăng và giảm bằng nhau không?Tại sao?

Chúng ta không thể ước lượng trở kháng từ đường cong I-V cho sự chuyển đổi HL bởi vìPMOS vẫn ON Do đó, chúng ta sẽ sử dụng phương pháp tính dòng trung bình cho việc ướclượng trễ lan truyền Dòng trung bình cho chuyển đổi HL thông qua PMOS là :

I avgP=0.5(I VDD=2.5+I VDD=1.25)

Với IVDD=2.5 = 0

IVDD=1.25 = -30(2)(-1)(-2.1+0.5)*(1 + 0.1(1.25)) = -108µA

→ I avgP=0.5 ×(−108 μAA)=−54 μAA

Đối với NMOS,

t pHL=C × dV

d I avg

=10−12(2.5−1.25)2.25∗10−3 =556 ps

Đối với tpLH , NMOS là ngưng dẫn, vậy nên chúng ta sử dụng điện trở tương đương để tìm thời gian chuyển đổi Từ bảng điện trở kháng chúng ta tính toán

R EQ=31 k Ω ×L p

W=31k Ω

0.25 μA 0.5 μA =15.5 k Ω