Thiết kế mạch khuếch tại tần số 0.9 GHz với độ lợi 10db và cực tiểu hệ số nhiễu

Thiết kế mạch khuếch tại tần số 0.9 GHz với độ lợi 10db và cực tiểu hệ số nhiễu

BỘ MÔN KỸ THUẬT VIỄN THÔNG

TIỂU LUẬN MÔN HỌC MẠCH TÍCH HỢP SIÊU CAO TẦN

ĐỀ TÀI: THIẾT KẾ MẠCH KHUẾCH TẠI TẦN SỐ 0.9 GHz VỚI ĐỘ LỢI

10dB VÀ CỰC TIỂU HỆ SỐ NHIỄU

Giáo viên hướng dẫn:

TS HUỲNH PHÚ MINH CƯỜNG

Học viên:

LÊ HỒNG ANH NGUYỄN HỒ BÁ HẢI

Nhóm : 08

HỒ CHÍ MINH, 05/2014

MỤC LỤC

LỜI CẢM ƠN 3

THIẾT KẾ MẠCH KHUẾCH TẠI TẦN SỐ 0.9 GHz VỚI ĐỘ LỢI 10dB VÀ CỰC TIỂU HỆ SỐ NHIỄU 4

1 GIỚI THIỆU CHUNG VỀ THIẾT KẾ MỘT MẠCH KHUẾCH ĐẠI NHIỄU THẤP 4

2 TIẾN TRÌNH THIẾT KẾ 6

2.1 CHỌN TRANSISTOR 6

2.2 ĐỘ ỔN ĐỊNH 9

2.3 TÍNH TOÁN CÁC THÔNG SỐ NHIỄU 9

2.4 TÍNH TOÁN ĐỘ LỢI CỦA MẠCH KHUẾCH ĐẠI 10

2.5 PHỐI HỢP TRỞ KHÁNG CHO MẠCH KHUẾCH ĐẠI 13

2.6 THIẾT KẾ PHÂN CỰC CHO MẠCH KHUẾCH ĐẠI 18

3 KẾT QUẢ MÔ PHỎNG 19

4 THỰC HIỆN LAYOUT CHO MẠCH KHUẾCH ĐẠI 21

5 KẾT LUẬN 21

TÀI LIỆU THAM KHẢO 22

THIẾT KẾ MẠCH KHUẾCH TẠI TẦN SỐ 0.9 GHz VỚI ĐỘ

LỢI 10dB VÀ CỰC TIỂU HỆ SỐ NHIỄU

1 GIỚI THIỆU CHUNG VỀ THIẾT KẾ MỘT MẠCH KHUẾCH ĐẠI NHIỄU

THẤP

Bên cạnh sự ổn định và độ lợi, một phần thiết kế quan trọng khác được xem xét cho một

bộ khuếch đại siêu cao tần đó là hệ số nhiễu (Noise Figure) Trong các ứng dụng của bộ thu thường yêu cầu phai có bộ tiền khuếch đại với một hệ số nhiễu thấp nhất có thể, bởi vì tầng đầu tiên của một bộ thu có ảnh hưởng lớn đến sự thi hành nhiễu của cả hệ thống Thông thường không thể đạt được cả hai sự cực tiểu hệ số nhiễu và cực đại độ lợi cho một bộ khuếch đại, tuy nhiên một vài sự tương nhượng có thể được thực hiện Điều này có thể được thực bởi việc sử dụng vòng tròn đẳng độ lợi và vòng tròn đẳng hệ số nhiễu để lựa chọn một

sự đánh đổi khả dụng giữa hệ số nhiễu và độ lợi Trong bài tiểu luận này chúng ta sẽ đưa ra các công thức cho vòng tròn đẳng hệ số nhiễu và biểu diễn chúng được sử dụng như thế nào trong thiết kế một bộ khuếch đại transistor Hệ số nhiễu của một bộ khuếch đại hai cửa có thể được biểu diễn như sau

2

S opt S

YS = GS + jBS: là dẫn nạp nguồn được đưa đến transistor

Yopt: dẫn nạp nguồn tối ưu để cực tiểu hệ số nhiễu

Fmin: hệ số nhiễu cực tiểu của transistor, đạt được khi YS = Yopt

RN: điện trở nhiễu tương đương của transistor

GS: phần thực của dẫn nạp nguồn

Thay vì sử dụng dẫn nạp YS và Yopt, chúng ta có thể sử dụng hệ số phản xạ ΓS và Γopt, trong

đó,

,111

.1

S S

O S

opt opt

O opt

Y Z

Y Z

4 / 1

S opt

opt

N o S

S S S opt S opt opt opt S

S opt S opt opt

Thêm opt 2/N 12 vào cả hai vế ta được

opt F

C N

opt F

N N R

là 10dB Trong trường hợp này Transistor NEC's NE85619 “Low Noise Bipolar Transistor” được chọn cho mạch khuếch đại Các thông số đặc trưng của Transistor là có khả năng hoạt động đến tần số 5 GHz và Vce = 3V Ic = 5mA Ta thực hiện tìm các thông số nhiễu của Transistor tại tần số 0.9 GHz Bởi vì, nhà sản xuất không cung cấp các thông số NFmin, Γopt, và RN tại tần số 0.9 GHz trong cả datasheet và mô hình thông số S của transistor, nên

ta phải thực hiện mô phỏng trên ADS để tìm các thông số đó trên mô hình tín hiệu lớn Đầu tiên, ta phải phân cực cho transistor với Vce = 3V và Ic = 5mA Ta thiết lập một mạch phân cực như trong hình (2.1) Mô hình tín hiệu lớn của transistor NE85619 được lấy

từ thư viện “Low Noise Bipolar Transistor” của công ty thiết kế chip RENESAS Thực hiện một mô phỏng DC, để thấy được kết quả ta chọn “Simulate Menu > Annotate DC

solution” Mô hình tín hiệu lớn đôi khi sẽ cho các thông số S không chính xác; do đó, ta phải kiểm tra đối chiếu với mô hình thông số S của transistor

Hình 2.1 Mạch phân cực của Transistor

So sánh kết quả mô phỏng với mô hình thông số S của transistor như sau

Hình 2.2 Các thông số S của Transistor tại 0.9 GHz

Ta thấy   và K > 1 nên Transistor ổn định không điều kiện tại tần số 0.9 GHz 1

2.3 TÍNH TOÁN CÁC THÔNG SỐ NHIỄU

Sử dụng ADS để tính toán các thông số nhiễu từ mô hình transistor tín hiệu lớn Để tính toán các thông số nhiễu tại tần số 0.9 GHz ta sử dụng tùy chọn “Single Point Sweep” và thiết lập nhiệt độ ở 16.85oC (tương ứng với nhiệt độ chuẩn cho nhiễu là 290K) Trong bộ điều khiển “S Parameter” ta chọn “noise calculation”

Hình 2.3 Mô hình tính toán thông số nhiễu của Transistor tại 0.9 GHz

Sử dụng mô hình trên ta thu được kết quả như sau

Hình 2.4 Kết quả mô phỏng các thông số nhiễu của Transistor tại 0.9 GHz

2.4 TÍNH TOÁN ĐỘ LỢI CỦA MẠCH KHUẾCH ĐẠI

Độ lợi của tổng cộng của mạch khuếch đại là

10

O 11

2 11 2 11 2 11

11.36 1.34 0.7351

S S S

S

G

G S

g S C

O 22

2 22 2 22 2 22

1

1.082 0.34 0.9241

L L L

L

G

G S

g S C

Sử dụng các kết quả này cho ta hệ số nhiễu như sau

2.5 PHỐI HỢP TRỞ KHÁNG CHO MẠCH KHUẾCH ĐẠI

Chúng ta thiết kế các mạch phối hợp đế đạt được công suất ngõ ra mong muốn và các mức độ công suất bị phản xạ về ngõ vào

Hình 2.3 Cấu trúc của một mạch khuếch đại hai cửa

Mạch phối hợp trở kháng ngõ vào và ngõ ra được thiết kế để kết hợp điện trở 50  của nguồn và tải với trở kháng ngõ vào và ngõ ra của tầng khuếch đại nhằm truyền tải công suất tối đa đến tầng khuếch đại với hệ số nhiễu được giảm thiểu

Thực hiện thiết kế mạch phối hợp trở kháng ở ngõ ra và ngõ vào mạch khuếch đại sử dụng đồ thị Smith với các giá trị ΓS, ΓL được chọn Kết quả tính toán trên đồ thị Smith như sau

Input Matching Network

Matching Network [S]

Hình 2.6 Thực hiện phối hợp trở kháng cho ngõ vào mạch khuếch đại

Hình 2.7 Thực hiện phối hợp trở kháng cho ngõ ra mạch khuếch đại

Từ kết quả phối hợp trở kháng ta có được mạch như sau

Hình 2.8 Mạch khuếch đại thực hiện phối hợp trở kháng

Thiết kế đoạn truyền sóng Z0 = 50 Ω dùng Microstrip Line, Substrate FR4 ԑr = 4,6 Giả

sử độ dày của đoạn truyền sóng là h1, và độ rộng là W1 Ta thực hiện tìm tỉ số W1/h1, dự đoán W1/h1 < 2

1 2 1

8 2

A A

8

2

A A

Hình 2.9 Thiết kế đường truyền sóng 50Ω trên APPCAD

Từ kết quả tính toán trên APPCAD ta có các thông số của đường truyền sóng như sau

H = 1mm, W = 1.835mm, T = 0.01mm, Z0 = 50.01Ω, Ʌ = 179.386mm

Từ kết quả trên ta có được mạch phối hợp trở kháng như sau

Hình 2.10 Mạch khuếch đại thực hiện phối hợp trở kháng

15.43mm

38.03mm

34.08mm

11.12mm

2.6 THIẾT KẾ PHÂN CỰC CHO MẠCH KHUẾCH ĐẠI

Thiết kế của một mạch phân cực DC để cách ly tín hiệu RF với DC trong băng thông mong muốn được đưa ra Nó bao gồm một cuộn dây và một tụ điện mắc vào mạch dạng hình T (DC feeding và blocking)

Nguồn: MICROWAVE TRANSISTOR AMPLIFIER Analysis and Design – Guillermo

3 KẾT QUẢ MÔ PHỎNG

Sau khi thực hiện phân cực cho mạch khuếch đại ta thực hiện lại các mô phỏng để kiểm tra các thông số của mạch

Hình 3.1 Mô hình mô phỏng mạch khuếch đại trên ADS

Ta thực hiện mô phỏng các thông số của mạch bằng cách gắn một nguồn AC ở tần số 0.9 GHz với công suất thay đổi từ -20dBm đến 10dBm Thực hiện đô công suất ở ngõ ra và tính toán độ lợi của mạch tương ứng với mỗi công suất ngõ vào Ngoài ra, ta cũng tiến hành xác định ma trận thông số S và các thông số nhiễu của mạch Kết quả mô phỏng thu được như sau

Hình 3.2 Kết quả mô phỏng mạch khuếch đại trên ADS

Từ kết quả mô phỏng ta thấy độ lợi của mạch đạt gần đúng 10dB và hệ số nhiễu của mạch là NF = 1.704 = 2.31dB có sự sai lệch không đáng kể so với giá trị tính toán (NF=1.85dB)

4 THỰC HIỆN LAYOUT CHO MẠCH KHUẾCH ĐẠI

Hình 4.1 Kết quả thực hiện mạch layout trên ADS

TÀI LIỆU THAM KHẢO

[1] TS Huỳnh Phú Minh Cường, “MICROWAVE INTERGRATED CIRCUITS”, Chapter

4, Microwave Amplifier, Ho Chi Minh city University of Technology, 2014

[2] Ahmed Sedek Mahmoud Sayed, “ULTRA WIDEBAND 5W HYBRID POWER AMPLIFIER DESIGN USING SILICON CARBIDE FESFET S ”, Master of

Engineering, Elektrotechnik und Informatik der Technischen Universität Berlin,

2005

[3] Guillermo Gonzalez, “MICROWAVE TRANSISTOR AMPLIFIER Analysis and

Design”, Second Edition, Prentice Hall

[4] Marian K.Kazimierczuk, “RF POWER AMPLIFIERS”, First Edition, A John Wiley

and Sons, Ltd., Publication, 2008

[5] “RF Devices / RF Transistor – ADS Design Kit”,