Kỹ thuật thiết kế mạch giảm công suất rò trong vi mạch số dùng công nghệ 45NM

BỘ GIÁO DỤC VÀ ĐÀO TẠOTRƯỜNG ĐẠI HỌC SƯ PHẠM KỸ THUẬT THÀNH PHỐ HỒ CHÍ MINH LUẬN VĂN THẠC SĨ ĐÀO ÁI QUỐC KỸ THUẬT THIẾT KẾ MẠCH GIẢM CÔNG SUẤT RÒ TRONG VI MẠCH SỐ DÙNG CÔNG NGHỆ 45NM

BỘ GIÁO DỤC VÀ ĐÀO TẠO

TRƯỜNG ĐẠI HỌC SƯ PHẠM KỸ THUẬT

THÀNH PHỐ HỒ CHÍ MINH

LUẬN VĂN THẠC SĨ ĐÀO ÁI QUỐC

KỸ THUẬT THIẾT KẾ MẠCH GIẢM CÔNG SUẤT RÒ TRONG VI MẠCH SỐ DÙNG CÔNG NGHỆ 45NM

NGÀNH:KỸ THUẬT ĐIỆN TỬ-60520203

Tp Hồ Chí Minh, tháng 9/2015

S K C0 0 4 7 2 6

BỘ GIÁO DỤC VÀ ĐÀO TẠO

TRƯỜNG ĐẠI HỌC SƯ PHẠM KỸ THUẬT

THÀNH PHỐ HỒ CHÍ MINH

Tp Hồ Chí Minh, tháng 09/2015

LUẬN VĂN THẠC SĨ ĐÀO ÁI QUỐC

KỸ THUẬT THIẾT KẾ MẠCH GIẢM CÔNG SUẤT RÒ TRONG

VI MẠCH SỐ DÙNG CÔNG NGHỆ 45NM

NGÀNH: KỸ THUẬT ĐIỆN TỬ-60520203

Hướng dẫn khoa học:

TS VÕ MINH HUÂN

i

LÝ LỊCH KHOA HỌC

I LÝ LỊCH SƠ LƯỢC:

Họ & tên: Đào Ái Quốc Giới tính: Nữ

Ngày, tháng, năm sinh: 23/06/1990 Nơi sinh: Đồng Nai Quê quán: Bà Rịa Vũng Tàu Dân tộc: Kinh

Địa chỉ liên lạc: 33/1/3 Đặng Văn Bi, Khu phố 6, Phường Trường Thọ, Quận Thủ Đức, TP.HCM

E-mail: aiquocvt@gmail.com

II QUÁ TRÌNH ĐÀO TẠO:

Hệ đào tạo: Đại học chính quy Thời gian đào tạo từ 08/2008 đến 12/2012

Nơi học (trường, thành phố): Đại Học Sư Phạm Kỹ Thuật TP.HCM

Ngành học: Công nghệ điện tử viễn thông

Tên đồ án, luận án hoặc môn thi tốt nghiệp: “XÂY DỰNG HỆ THỐNG AN NINH BẰNG PHƯƠNG PHÁP NHẬN DẠNG KHUÔN MẶT”

Ngày & nơi bảo vệ đồ án, luận án hoặc thi tốt nghiệp: 08/2012 Đại Học Sư Phạm Kỹ Thuật TP.HCM

Người hướng dẫn: Th.S Nguyễn Ngô Lâm

III QUÁ TRÌNH CÔNG TÁC CHUYÊN MÔN KỂ TỪ KHI TỐT NGHIỆP ĐẠI HỌC:

Thời gian Nơi công tác Công việc đảm nhiệm 12/2012 đến

08/2013 Công Ty TNHH Boeim Tech Việt Nam Kỹ sư

ii

LỜI CAM ĐOAN

Tôi cam đoan đây là công trình nghiên cứu của tôi

Các số liệu, kết quả nêu trong luận văn là trung thực và chƣa từng đƣợc ai công bố trong bất kỳ công trình nào khác

Tp Hồ Chí Minh, ngày 18 tháng 09 năm 2015

Học viên Đào Ái Quốc

iii

LỜI CẢM ƠN

Đề tài luận văn đã hoàn thành đúng thời gian quy định và đạt được kết quả như mong đợi Để đạt được kết quả này, tôi xin gửi lời cảm ơn chân thành đến thầy hướng dẫn, thầy Võ Minh Huân Thầy đã tận tình giúp đỡ tôi trong quá trình nghiên cứu và hoàn thành đề tài

Bên cạnh đó, tôi cũng xin gửi lời cảm ơn đến các bạn học viên đã giúp đỡ, góp ý cho tôi trong quá trình nghiên cứu

TP HCM, Ngày 18tháng 09 năm 2015

Học viên Đào Ái Quốc

iv

TÓM TẮT

Kỹ thuật giảm công suất dòng rò trong mạch là một vấn đề quan tâm của đa số các nghiên cứu hiện nay Rò rỉ cao trong các mạch CMOS điện áp ngưỡng thấp ảnh hưởng nghiêm trọng đến việc tiêu thụ năng lượng.Công nghệ Power Gating đã được

sử dụng để thiết kế các mạch tiêu thụ năng lượng thấp Kỹ thuật Power Gating là một kỹ thuật phát triển để giảm dòng rò ở chế độ ngủ bằng cách tắt các PMOS hoặc NMOS được cấu hình với điện áp ngưỡng cao Trong luận văn này, người thực hiện

sử dụng kỹ thuật Dual-Switch Power Gating (DSPG)áp dụng trên mạch cộng 32-bit Carry Look Ahead Bằng cách sử dụng kỹ thuật DSPG này, mạch cộng 32-bit đã đạt được mức tiêu thụ năng lượng thấp và vẫn bảo toàn dữ liệu ở chế độ ngủ Người thực hiện đã thiết kế và so sánh kỹ thuật DSPG với các kỹ thuật Power Gating thông thường (CPG), Power Gating tái sử dụng điện tích (CRPG), sử dụng cộng nghệ 45 nm.Với kỹ thuật DSPG, mạch cộng 32-bit giảm được công suất tiêu thụnăng lượng rò rỉ lên 26% trong thời gian ngủ ngắn và 33,63% trong thời gian ngủ dài so với CRPG, giảm đến 66% trong thời gian ngủ ngắn và 53,77% trong thời gian ngủ dài so với mạch CPG.Các mạch Benchmark C432, C499, C880 cũng được

áp dụng để so sánh và phân tích Kết quả mô phỏng đã cho thấy kỹ thuật DSPG có hiệu quả trong việc thiết kế mạch ứng dụng công suất thấp

Từ khóa: Power Gating, công suất thấp, dòng rò, CMOS

v

ABSTRACT

Circuit techniques reducing leakage power in circuits is a matter of concern of the majority of the current study High leakage in low Vth CMOS circuits severely affects consumption of energy Power gating technology has been used to design the low power consumption circuits Power Gating is a technique developed to reduce the leakage current when the circuit sleep mode by turning off the PMOS or NMOS

is configured with high threshold voltage In this thesis, the person usesDual-Switch Power Gating (DSPG) technique to apply 32-bit Carry Look Ahead (CLA) Adder

By using this DSPG technique, the 32-bit CLA adder achieve low power consumption and still preserve data in sleep mode The person designed and compared the 32-bit CLA circuit in retention mode of the conventional Power Gating (CPG), charge recycling Power Gating (CRPG), DSPG in term of the power consumption using the 45 nm Predictive Technology Model With DSPG technique, the 32-bit CLA adder can reduce the standby leakage power consumption up to 26%

in short sleep time and 33,63% in long sleep time compared to CRPG, and up to 66% in short sleep time and 53,77% in long sleep time compared to the CPG.The Benchmark circuits such as C432, C499, C880 are also applied to analyze and compare in term of power consumption The comparison results based on the Benchmark circuits show that DSPG technique is very effective in low power applications

Keywords: Power gating, low power, leakage current, CMOS

vi

MỤC LỤC

Trang

LÝ LỊCH KHOA HỌC i

LỜI CAM ĐOAN ii

LỜI CẢM ƠN iii

TÓM TẮT iv

ABSTRACT v

MỤC LỤC vi

LIỆT KÊ HÌNH ix

LIỆT KÊ BẢNG xi

LIỆT KÊ CÁC TỪ VIẾT TẮT xii

CHƯƠNG 1 1

TỔNG QUAN 1

1.1Tổng quan về lĩnh vực nghiên cứu 1

1.2Các kết quả nghiên cứu trong và ngoài nước 1

1.3Mục đích của đề tài 2

1.4Nhiệm vụ đề tài và giới hạn của đề tài 3

1.4.1Nhiệm vụ của đề tài 3

1.4.2Giới hạn của đề tài 3

1.5Phương pháp nghiên cứu 3

CHƯƠNG 2 4

CƠ SỞ LÝ THUYẾT 4

2.1Transistor MOSFET 4

2.1.1 Cấu tạo của MOSFET 5

2.1.2 Nguyên lý hoạt động của MOSFET 5

2.2 Mạch cộng 32 bit (32 bit Carry Look Ahead Adder_CLA 32 bit) 7

2.3 Mạch Benchmark 8

vii

2.3.1 Benchmark C432 9

2.3.2 Benchmark C499 10

2.3.3 Benchmark C880 10

2.4 Công suất tiêu thụ của transistor CMOS 11

2.4.1 Dòng rò tiếp giáp (IREV) 13

2.4.2 Dòng rò kênh được gây ra bởi cổng (IGIDL) 13

2.4.3 Dòng rò đường hầm đến cổng (Gate Direct Tunneling Leakage (IG)) 14

2.4.4 Dòng rò dưới ngưỡng (ISUB) 14

2.5 Công nghệ Low Power 14

2.5.1 Khái niệm 14

2.5.2 Tại sao phải sử dụng Low power 14

2.5.3 Các công nghệ Low power 15

2.6 Công nghệ Power-gating 16

2.6.1 Tổng quan 16

2.6.2 Các thông số 16

2.7 Công nghệ 45 nm 17

CHƯƠNG 3 19

KỸ THUẬT THIẾT KẾ MẠCH GIẢM CÔNG SUẤT RÒ TRONG VI MẠCH SỐ DÙNG CÔNG NGHỆ 45 nm 19

3.1 Power Gating NMOS đơn 20

3.2 Kỹ thuật CPG với chế độ giữ 21

3.3 Kỹ thuật CRPG với chế độ giữ 22

3.4 Kỹ thuật Dual-Switch Power Gating 24

CHƯƠNG 4 26

KẾT QUẢ MÔ PHỎNG 26

4.1 Kết quả mô phỏng áp dụng trên mạch cộng 32 bit 26

4.2 Kết quả mô phỏng áp dụng trên các mạch Benchmark 44

viii

CHƯƠNG 5 48

KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN 48

TÀI LIỆU THAM KHẢO 50

PHỤ LỤC 52 Paper 01: Ai-Quoc Dao, Minh-Huan Vo, “A novel charge recycling technique for saving leakage power in low Vth CMOS circuits”, International Conference on Green Technology and sustainable development, pp.482-485, Oct.2014

Paper 02: Minh-Huan Vo, Ai-Quoc Dao, “Dual Recycled Charge for Saving Leakage Power in Carry Look-Ahead Adder for Low Power Applications”, the 6th International Conference on Integrated Circuits, Design and Verification, IEICE, pp.160-165, Aug.2015

Paper 03: Minh-Huan Vo, Ai-Quoc Dao, “Dual-switch power gating technique with small energy loss, short crossover time, and fast wake-up time for fine-grain leakage controlled VLSIs”, the 2015 International Conference on Advanced Technologies for Communications, IEEE,pp.264-269, Oct.2015

ix

LIỆT KÊ HÌNH

Trang

Hình 2.1:Cấu tạo của MOSFET có sẵn kênh loại P 5

Hình 2.2:Sơ đồ nguyên lý của MOSFET 6

Hình 2.3:Sơ đồ khối mạch công 32 bit 8

Hình 2.4:Sơ đồ khối mạch Benchmark C432 9

Hình 2.5:Sơ đồ khối mạch Benchmark C499 10

Hình 2.6:Sơ đồ khối mạch Benchmark C880 10

Hình 2.7:Các thành phần công suất tiêu thụ của transistor 11

Hình 2.8:Xu hướng tiêu thụ công suất động và rò của tổng chip theo ITRS 12

Hình 2.9:Các thành phần dòng rò trong một transistor NMOS 13

Hình 2.10:Quá trình phát triển của công nghệ Low power 15

Hình 3.1:Sơ đồ khối mô phỏng mạch 19

Hình 3.2:Power Gating NMOS đơn 21

Hình 3.3:Kỹ thuật Convensional Power Gating 22

Hình 3.4:Kỹ thuật Charge Recycling Power Gating 23

Hình 3.5:Kỹ thuật Dual-Switch Power Gating 24

Hình 4.1:So sánh độ trễ của ba mạch sử dụng kỹ thuật CPG, CRPG và DSPG 28

Hình 4.2:Mạch sử dụng kỹ thuật CPG trên Candence 29

Hình 4.3:Các tín hiện dạng sóng của mạch sử dụng kỹ thuật CPG trên Cadence29 Hình 4.4:Mạch sử dụng kỹ thuật CRPG trên Candence 31

Hình 4.5:Các tín hiện dạng sóng của mạch sử dụng kỹ thuật CRPG trên Cadence 31 Hình 4.6:Mạch sử dụng kỹ thuật DSPG trên Candence 32

Hình 4.7:Các tín hiện dạng sóng của mạch sử dụng kỹ thuật DSPG trên Cadence

32

Hình 4.8:Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại 270C với công nghệ 45 nm 34

Hình 4.16:Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại

270C với công nghệ 45 nm áp dụng trên mạch Benchmark C432 45

Hình 4.17:Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG

tại270C với công nghệ 45 nm áp dụng trên mạch Benchmark C499 46

Hình 4.18:Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại

270C với công nghệ 45 nm áp dụng trên mạch Benchmark C880 46

độ 270C 34Bảng 4.3: Bảng kết quả công suất tiêu thụ P1, P2 và P3 trong thời gian ngủ ở nhiệt

độ 750C 35Bảng 4.4: Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với mạch CPG

và CRPG tại 27oC, 45 nm PTM 36Bảng 4.5: Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với mạch CPG

và CRPG tại 75oC, 45 nm PTM 37Bảng 4.6: Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với mạch CPG

và CRPG tại 27oC, 32 nm PTM 39Bảng 4.7: Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với mạch CPG

và CRPG tại 75oC, 32 nm PTM 40Bảng 4.8: Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với CPG và CRPG tại 27oC, 22 nm PTM 41Bảng 4.9: Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với mạch CPG

và CRPG tại 75oC, 22 nm PTM 41Bảng 4.10: Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với CPG và CRPG tại 27oC, 16 nm PTM 43Bảng 4.11: Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với CPG và CRPG tại 75oC, 16 nm PTM 44Bảng 4.12: Bảng so sánh kích thước các mạch sử dụng các kỹ thuật Power Gating được mô phỏng 45Bảng 4.13: Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với CPG và CRPG tại 27oC, 45 nm áp dụng trên các mạch Benchmark 46

xii

LIỆT KÊ CÁC TỪ VIẾT TẮT

ALU Arithmetic logic unit

CLA Carry Look Ahead

CMOS Complementary Metal-Oxide Semiconductor

CPG Conventional Power Gating

CRPG Charge recycling Power Gating

CPU Central Processing Unit

DSP Digital Signal Processing

DSPG Dual-Switch Power Gating

MOS Metal-Oxide Semiconductor

MOSFET Metal-Oxide Semiconductor Field-Effect Transistor

IC Integrated Circuit

ITRS International Technology Roadmap for Semiconductors GIDL Gate Induced Drain Leakage

PG Power Gating

PTM Predictive Technology Model

VGND Virtual Power/ Virtual Ground

VRC Virtual Power/Ground rails Clamp

Chương 1: Tổng quan

1

CHƯƠNG 1

TỔNG QUAN

1.1 Tổng quan về lĩnh vực nghiên cứu

Công suất tiêu thụ là một trong ba yếu tố quyết định đến hiệu quả của thiết kế vi mạch bên cạnh hai yếu tố khác là chi phí và tốc độ chip Các công nghệ trên micrometer, nhà nghiên cứu không quan tâm tới công suất rò tiêu thụ vì nó đóng góp một lượng rất nhỏ tới tổng công suất tiêu thụ Tuy nhiên, khi kích thước các transistor nhỏ lại vì mật độ transistor tăng lên, làm nó trở thành một yếu tố đáng kể ảnh hưởng tới tổng công suất tiêu thụ của vi mạch

Khi kích thước các transistor giảm nhiều hơn, dòng rò trở nên nghiêm trọng hơn Dòng rò ảnh hưởng trực tiếp tới tổng công suất tiêu thụ của vi mạch Đặc biệt, dòng rò trở nên nghiêm trọng trong các thiết bị di động và thiết bị cầm tay, ở đó thời gian sống của pin được xác định bằng tổng số dòng rò trong suốt thời gian OFF Power Gating là một kỹ thuật được phát triển để giảm dòng rò khi mạch ở chế

độ Sleep bằng cách tắt các PMOS hoặc NMOS được cấu hình với điện áp ngưỡng cao

Rò rỉ cao trong vi mạch số ảnh hưởng nghiêm trọng đến mạch CMOS, làm tiêu tốn rất nhiều năng lượng Dòng rò đã trở thành một trong những yếu tố quan trọng

nhất của thiết kế Low Power

1.2 Các kết quả nghiên cứu trong và ngoài nước

Các kỹ thuật Power Gating đã được nghiên cứu và xuất bản từ nhiều năm qua trên thế giới [1-5] Ehsan Pakbaznia,Farzan Fallah và Massoud Pedram [3] sử dụng khái niệm Charge recycling trong mạch MTCMOS, tiết kiệm năng lượng chuyển đổi chế độ với công nghệ 90 nm Suhwan Kim1, Stephen V Kosonocky, Daniel R Knebel, và Kevin Stawiasz[6] đã giới thiệu phương án mạch kẹp điện áp nguồn ảo

Chương 1: Tổng quan

2

hoặc mạch kẹp điện áp đất ảo (VRC) nhằmgiới hạn dòng điện bằng cách nuôi GND trong trạng thái tín hiệu ngủ Họ đã cắt giảm được dòng rò của bộ đệm ngủ và tái điện tích của nút tín hiệu ngủ Giữa các phương pháp đã xuất bản, các kỹ thuật Power Gating đã xuất bản có thể chia làm ba loại khác nhau Đầu tiên là CPG [1], dùng NMOS để điều khiển điện áp Virtual VSS Kỹ thuật thứ hai là CRPG [3,4], ở

đó Virtual VDD và Virtual VSS chia sẻ điện tích tại thời điểm Wake-up và

Sleep-in, vì vậy năng lượng chuyển mạch giảm rất nhiều Phương pháp đề xuất, DSPG là một kỹ thuật thứ ba, sử dụng cả PMOS và NMOS để điều khiển cả điện áp Virtual VDD và Virtual VSS

Hiện tại các đề tài trong nước chưa nghiên cứu chuyên sâu về lĩnh vực vi mạch Đặc biệt, công suất tiêu thụ ít được nghiên cứu trong các trường đại học và trong các trung tâm nghiên cứu vi mạch Giảm công suất dòng rò trong vi mạnh đang ngày càng trở nên nghiêm trọng đóng góp vào tổng công suất trong vi mạch Ở đó khi công kích thước transistor giảm xuống công nghệ sub-micro, năng lượng tiêu thụ cho vi mạch khi không hoạt động có đóng góp một phần có thể so sánh được với thành phần công suất động

1.3 Mục đích của đề tài

Bằng việc đề xuất các kỹ thuật triệt tiêu dòng rò mới, người thực hiện thiết kế các mạch tiêu thụ công suất thấp dùng kỹ thuật CRPG và DSPG để hạn chế dòng rò này Các kỹ thuật đề xuất, được mô phỏng trên phần mềm thiết kế vi mạch Cadence

để so sánh với các kỹ thuật được xuất bản trước đó Từ đó, kỹ thuật DSPG có thể trở thành một phương pháp nổi bật trong việc giúp giảm điện năng tiêu thụ của mạch trong thời gian ngủ (Sleep), giúp tiết kiệm năng lượng và chi phí cho người sử dụng