Bài giảng kiến trúc máy tính chương 9 kiến trúc máy tính tiên tiến nguyễn kim khánh

Phân loại kiến trúc máy tính... Phân loại kiến trúc máy tính  Phân loại của Michael Flynn 1966  SISD - Single Instruction Stream, Single Data Stream  SIMD - Single Instruction Strea

Trang 2

Nội dung học phần

 Chương 1 Giới thiệu chung

 Chương 2 Cơ bản về logic số

Trang 3

 9.1 Phân loại kiến trúc máy tính

Trang 4

9.1 Phân loại kiến trúc máy tính

 Phân loại của Michael Flynn (1966)

 SISD - Single Instruction Stream, Single Data Stream

 SIMD - Single Instruction Stream, Multiple Data Stream

 MISD - Multiple Instruction Stream, Single Data Stream

 MIMD - Multiple Instruction Stream, Multiple Data Stream

Trang 5

SISD

 CU: Control Unit

 PU: Processing Unit

 MU: Memory Unit

 Một bộ xử lý

 Đơn dòng lệnh

 Dữ liệu được lưu trữ trong một bộ nhớ

 Chính là Kiến trúc von Neumann

Trang 6

SIMD

.

Trang 7

SIMD (tiếp)

phần tử xử lý PE (processing elements)

riêng LM (local memory)

các dữ liệu khác nhau

 Vector Computer Array processor

Trang 9

 Multiprocessors (Shared Memory)

 Multicomputers (Distributed Memory)

Trang 10

MIMD - Shared Memory

.

CU

CU 2

.

IS

Trang 11

MIMD - Distributed Memory

.

Mạng liên kết tốc độ cao IS

IS

Trang 14

Ưu điểm của SMP

 Các công việc có thể thực hiện song song

 Các bộ xử lý có thể thực hiện các chức năng giống nhau, vì vậy lỗi của một bộ xử

lý sẽ không làm dừng hệ thống

 Người sử dụng có thể tăng hiệu năng bằng

Trang 15

9.3 Đa xử lý bộ nhớ phân tán

bằng mạng liên kết tốc độ cao (~ Gbps)

việc song song theo nhóm (cluster)

máy tính song song

Trang 16

Cluster (tiếp)

Trang 18

SMP

Trang 19

Ví dụ: Hệ thống máy chủ Google (12/ 2000)

đĩa cứng ~ 1petabyte (1triệu GB)

OC48 (2488Mbps)

Trang 20

9.4 Bộ xử lý đa lõi (multicores)

Trang 21

Các dạng tổ chức bộ xử lý đa lõi

Trang 22

Intel - Core Duo

 2006

 Two x86 superscalar, shared L2 cache

 Dedicated L1 cache per core

 32KB instruction and 32KB data

 2MB shared L2 cache

Trang 23

Intel Core Duo (3)

Trang 24

Intel x86 Multicore Organization - Core i7

 November 2008

 Four x86 SMT processors

 Dedicated L2, shared L3 cache

 Speculative pre-fetch for caches

 On chip DDR3 memory controller

 Three 8 byte channels (192 bits) giving 32GB/s

 No front side bus

 QuickPath Interconnection

 Cache coherent point-to-point link

 High speed communications between processor chips

Trang 25

Intel Core i7

Trang 26

MPCore

Block

Diagram

Trang 27

Hết

Định dạng
Số trang	27
Dung lượng	487,03 KB