tóm tắt luận văn thạc sĩ kỹ thuật thiết kế hệ thống mã khối bằng công nghệ FPGA

Tuy nhiên, từ trước đến nay ởnước ta, việc thực hiện mã khối mới chỉ thực hiện bằng phần mềm trên máy tính PC và chỉ áp dụng được cho các hệ truyền tin có tốc độ không cao, do vậy khả

MỞ ĐẦU

Khi nhu cầu trao đổi thông tin dữ liệu ngày càng lớn và đa dạng, các tiến bộ

về điện tử - viễn thông và công nghệ thông tin không ngừng được phát triển ứngdụng để nâng cao chất lượng và lưu lượng truyền tin thì các quan niệm về ý tưởng

và biện pháp bảo vệ thông tin dữ liệu cũng được đổi mới Bảo vệ an toàn thông tin

dữ liệu là một chủ đề rộng, có liên quan đến nhiều lĩnh vực và trong thực tế có thể

có rất nhiều phương pháp được thực hiện để bảo vệ an toàn thông tin dữ liệu Cácphương pháp bảo vệ an toàn thông tin dữ liệu có thể được quy tụ vào ba nhómchính:

- Bảo vệ an toàn thông tin bằng các biện pháp hành chính

- Bảo vệ an toàn thông tin bằng các biện pháp kỹ thuật (phần cứng)

- Bảo vệ an toàn thông tin bằng các biện pháp thuật toán (phần mềm)

Ba nhóm trên có thể được ứng dụng riêng rẽ hoặc phối kết hợp Môi trườngkhó bảo vệ an toàn thông tin nhất và cũng là môi trường đối phương dễ xâm nhậpnhất đó là môi trường mạng và truyền tin Biện pháp hiệu quả nhất và kinh tế nhấthiện nay trên mạng truyền tin và mạng máy tính là biện pháp thuật toán

Để bảo mật thông tin trên đường truyền người ta sử dụng các phương pháp

mã hoá Dữ liệu được biến đổi từ dạng nhận thức được sang dạng không nhận thứcđược theo một thuật toán nào đó và sẽ được biến đổi ngược lại ở trạm nhận

Mật mã là một ngành khoa học chuyên nghiên cứu các phương pháp truyềntin bí mật Mật mã bao gồm : Lập mã và phá mã Lập mã bao gồm hai quá trình: mãhóa và giải mã Để bảo vệ thông tin trên đường truyền người ta thường biến đổi nó

từ dạng nhận thức được sang dạng không nhận thức được trước khi truyền đi trênmạng, quá trình này được gọi là mã hoá thông tin (encryption), ở trạm nhận phảithực hiện quá trình ngược lại, tức là biến đổi thông tin từ dạng không nhận thứcđược (dữ liệu đã được mã hoá) về dạng nhận thức được (dạng gốc), quá trình nàyđược gọi là giải mã Đây là một lớp bảo vệ thông tin rất quan trọng và được sử dụngrộng rãi trong môi trường mạng

Trong kỹ thuật mật mã, hệ mã khối được đánh giá là hệ mật có nhiều ưuđiểm, phù hợp cho các hoạt động bảo mật tốc độ cao Tuy nhiên, từ trước đến nay ởnước ta, việc thực hiện mã khối mới chỉ thực hiện bằng phần mềm trên máy tính PC

và chỉ áp dụng được cho các hệ truyền tin có tốc độ không cao, do vậy khả năngứng dụng mã khối vào bảo mật cho các luồng thông tin tốc độ cao còn gặp nhiềukhó khăn Bài toán bảo mật luồng dữ liệu tốc độ cao chỉ có thể giải quyết được trên

cơ sở “cứng hoá” được các thuật toán mã khối, theo nghĩa việc thực hiện các thuậttoán mã khối được thiết kế bằng phần cứng Do tính chất phức tạp của các thuậttoán mã khối, việc cứng hoá mã khối theo phương pháp thiết kế mạch điện tử truyềnthống trong điều kiện nền khoa học và công nghệ ở Việt Nam còn hạn chế là rất khókhăn, trong khi đó hiện nay đã có nhiều công nghệ hiện đại để xử lý bài toán nàynhư công nghệ ASIC (Application-Specific Integrated Circuit) hay FPGA (Field-Programmable Gate Array )

Xuất phát từ các vấn đề trên, tác giả tập trung nghiên cứu “Thiết kế Hệ thống mã khối bằng công nghệ FPGA” để cứng hoá các thuật toán mã khối Việc

nghiên cứu để có thể cứng hoá các thuật toán mã khối trên các công cụ phần cứngnhằm đáp ứng các yêu cầu về tốc độ xử lý dữ liệu, tính chủ động, chuyên dụng hoáthiết bị bảo mật cũng như giá thành là một hướng nghiên cứu mới

Kết quả nghiên cứu của đề tài sẽ góp phần làm rõ tính ưu việt của công nghệFPGA được ứng dụng trong thiết kế hệ chuyển đổi mã mật tốc độ cao, đáp ứngđược yêu cầu về tốc độ xử lý dữ liệu, tính chủ động, chuyên dụng hoá thiết bị bảomật là một sự vận dụng, nghiên cứu phù hợp với điều kiện thực tế về công nghệ vàyêu cầu sử dụng ở Việt Nam

Nội dung của đề tài “Thiết kế hệ thống mã khối bằng công nghệ FPGA”

bao gồm:

Chương 1: Hệ truyền tin mật và cơ sở lý thuyết mã khối.

Trình bày các vấn đề cơ bản về lý thuyết truyền tin, lý thuyết mã và mã mậtkết hợp với sự phát triển của kỹ thuật vi xử lý hiện đại; Giới thiệu tổng quan về hệtruyền tin mật và cơ sở lý thuyết mã khối

Chương 2: Công nghệ FPGA và ngôn ngữ mô tả phần cứng VHDL.

Trình bày các vấn đề liên quan đến công nghệ FPGA, cấu trúc chức năng củaFPGA, phân loại cũng như các ứng dụng thực tế của công nghệ FPGA Giới thiệuFPGA của hãng Altera và các công cụ thiết kế đi kèm của hãng cùng với ngôn ngữ

mô tả phần cứng VHDL

Chương 3: Thiết kế hệ thống mã khối.

Chương này trình bày về phương pháp thiết kế module mã khối trên côngnghệ FPGA, phần cứng mô phỏng module DES và các kết quả thiết kế module mãkhối DES trên FPGA

CHƯƠNG 1 HỆ TRUYỀN TIN MẬT VÀ CƠ SỞ LÝ THUYẾT MÃ KHỐI

1.1 TỔNG QUAN VỀ HỆ TRUYỀN TIN MẬT.

Trong cuộc sống, con người luôn có nhu cầu trao đổi thông tin với nhau cónghĩa là có nhu cầu truyền tin cho nhau Hình 1.1 biểu diễn mô hình của hệ thốngtruyền tin bao gồm: Nguồn tin, kênh tin và nhận tin

Hình 1.1: Mô hình hệ thống truyền tin.

Hệ thống truyền tin mật là hệ thống mà trong đó nội dung thông tin phảiđược bảo vệ và giữ bí mật khi truyền trên kênh tin trước sự tấn công, khám phá bấthợp pháp của mã thám Hình 1.2 mô tả một cách tổng quát về mô hình của một hệthống truyền tin mật

Hình 1.2: Mô hình hệ thống truyền tin mật.

Các hệ mật hiện nay được chia thành hai loại: hệ mật khóa bí mật và hệ mậtkhóa công khai Trong hệ mật khóa bí mật, những người sử dụng hợp pháp (ngườigửi và người nhận) phải chia sẻ một khóa bí mật chung và khóa đó không được biếtđối với thám mã đối phương Trong hệ mật khóa công khai, người sử dụng hợppháp chỉ cần các thông tin trung thực công khai nào đó Trong luận văn chỉ đề cậpđến việc ứng dụng các hệ mật khoá bí mật

+ Mô hình của hệ mật khoá bí mật:

Hệ mã được phân thành hai loại là mã khối và mã dòng, trong đó:

Mã dòng: Là một dạng biến đổi loạt, biến đổi tuần tự bản mã theo bít (ký tự).

Bộ tạo dãy khoá hay còn gọi là bộ tạo khoá chạy sinh ra các bít k1, k2,…, ki,…Dãykhoá này được cộng mô đun 2 với dãy các bít của bản rõ: p1, p2,…, pi,… để thànhbản mã: ci = pi  ki Tại phía nhận, bản mã được cộng mô đun 2 với dãy khoá đồngnhất để có bản rõ: ci  ki = pi  ki  ki = pi

Mã khối: Vấn đề đặt ra theo một góc độ khác, mỗi một lần mã, khoá được

lấy ngẫu nhiên trong không gian khoá sau đó cố định lại và dùng để mã hoá cho tất

cả các khối bản rõ trong phiên liên lạc đó hoặc trong suốt thời gian ấn định nào đó

1.2 CƠ SỞ LÝ THUYẾT VỀ MÃ KHỐI.

Mã pháp khối là họ các biến đổi thuận nghịch các khối (phần độ dài xác định)của bản rõ Thực tế, mã pháp khối là hệ mật thay thế trên bộ chữ cái các khối (phépthế có thể một hoặc nhiều bộ chữ cái tuỳ thuộc vào điều kiện của mã pháp khối).Các mã pháp khối hiện nay được sử dụng rất phổ biến Nguyên lý thiết kế mã khốiđược dựa trên nguyên lý chung về độ an toàn và nguyên lý thiết kế cho ứng dụng

1.3 GIỚI THIỆU CHUẨN MÃ HOÁ DỮ LIỆU DES.

Chuẩn mã dữ liệu DES là một kỹ thuật mã khối có cấu trúc dạng Feistel, thựchiện mã hoá một xâu bít x của bản rõ độ dài 64 bằng một khoá 56 bít Bản mã nhậnđược cũng là một xâu bít có độ dài 64

Thuật toán tiến hành theo 3 giai đoạn:

1 Với bản rõ cho trước x, một xâu bít x0 sẽ được xây dựng bằng cách hoán vịcác bít của x theo phép hoán vị cố định ban đầu IP Ta viết: x0= IP(X) = L0R0, trong

đó L0 gồm 32 bít đầu và R0 là 32 bít cuối

2 Sau đó tính toán 16 lần lặp theo một hàm xác định Ta sẽ tính LiRi, 1 i

16 theo quy tắc sau:

3 Áp dụng phép hoán vị FPcho xâu bít R16L16, ta thu được bản mã y Tức lày= FP (R16L16) Hãy chú ý thứ tự đã đảo của L16 và R16

Phép giải mã được thực hiện nhờ dùng cùng thuật toán như phép mã nếu đầuvào là y nhưng dùng bảng khoá theo thứ tự ngược lại K16,…,K1 Đầu ra của thuậttoán sẽ là bản rõ x

1.4 GIẢI PHÁP KỸ THUẬT THIẾT KẾ MÃ KHỐI.

Việc thiết kế các thuật toán mã khối trong thiết bị bảo mật thông tin hiện nay

có thể thực hiện theo các kỹ thuật như mô tả trong hình 1.13

THUẬT TOÁN MÃ KHỐI

Smart Card

INTER, RISC

Hình 1.13: Các kỹ thuật thiết kế mã khối

+ Thiết kế mã khối bằng chương trình phần mềm.

Thiết kế thuật toán mã khối bằng chương trình phần mềm và thực hiện trêncác bộ xử lý Intel, RISC hoặc nhúng trong môi trường DSP, Smart-Card , hoặctrên các máy PC Ưu điểm của kỹ thuật này là không phụ thuộc quá nhiều vào côngnghệ thiết kế, cho phép thiết kế nhanh, có tính mềm dẻo cao khi cần thay đổi thuậttoán mã hoá được thực hiện một cách đơn giản Tuy nhiên kỹ thuật này lại bị hạnchế về mặt tốc độ xử lý mã hoá- giải mã, nó phù hợp với những hệ thống truyền tin

có tốc độ không cao

+ Thiết kế mã khối bằng công cụ phần cứng.

Phần lớn các kỹ thuật mã khối thông dụng hiện nay đang được dùng để bảomật thông tin trong các hệ truyền tin mật là có cấu trúc Feistel, đây là một cấu trúc

mã khối rất thích hợp cho việc thiết kế bằng phần cứng Trên thế giới một số hãng sản xuất các thiết bị bảo mật cũng đã nghiên cứu thiết kếcác thuật toán mã khối bằng các công cụ phần cứng như: công nghệ ASIC, côngnghệ FPGA

Công nghệ ASIC cho phép thiết kế thuật toán mã khối với hầu hết các ưu điểmcủa giải pháp phần cứng, và tốc độ mã hoá - giải mã dữ liệu khi thiết kế thuật toán

mã khối bằng công nghệ ASIC có thể lên tới vài Gigabít/s

Công nghệ FPGA là một sự phát triển của công nghệ ASIC, tuy tốc độ xử lý

dữ liệu có thấp hơn một chút nhưng nó đã thừa hưởng được những tính năng ưuviệt, khắc phục được mặt hạn chế của ASIC Người thiết kế sử dụng phần mềm đểtiến hành thiết kế với các phần tử logic cơ bản và tạo các giản đồ kết nối FPGA làmột thiết bị logic có thể được người sử dụng lập trình trực tiếp mà không phải sửdụng bất kỳ một công cụ chế tạo mạch tích hợp nào Điều này cho phép chế tạongay thiết bị và vì vậy giá thành sản phẩm thấp

FPGA được ứng dụng rộng rãi và khá lý tưởng vì chúng có mức độ tích hợpcao trên chip, đáp ứng yêu cầu phức tạp và đa dạng Thay vì các IC nguyên mẫu đểlắp ghép vào hệ thống người thiết kế có thể tạo các kết nối theo các phần trongFPGA của mình bằng phần mềm Mặt khác chúng ta có thể nạp lại chương trìnhmột cách liên tục để thay đổi các thuật toán mã khối hoặc thực hiện các thuật toánkhác

CHƯƠNG 2: CÔNG NGHỆ FPGA

2.1 TỔNG QUAN VỀ CÔNG NGHỆ FPGA.

FPGA (Field-Programmable Gate Array), là mạch tích hợp cỡ lớn trong đó

cho phép người lập trình thay đổi các thiết kế của mình mà không phải sử dụng bấtkỳ một công cụ chế tạo mạch tích hợp nào FPGA là công nghệ tiên tiến nhất hiện

nay của ngành công nghệ chế tạo IC (Integrated Circuit) chuyên biệt

2.1.1 Cấu trúc cơ bản của FPGA.

FPGA gồm một dãy các phần tử rời rạc có thể được kết nối với nhau bằng cácnguồn kết nối chung Các kết nối giữa các phần tử có thể lập trình được Hình 2.4giới thiệu về mô hình tổng quát của một FPGA Nó gồm dãy 2 chiều các logic block

có thể được kết nối bằng các nguồn kết nối chung Nguồn kết nối là các đoạn dây(segment) có thể có chiều dài khác nhau, bên trong các kết nối là các chuyển mạchlập trình được dùng để nối các logic block với các segment hoặc giữa các segmentvới nhau Mạch lôgíc được cài đặt trong FPGA bằng cách ánh xạ lôgíc vào các logicblock riêng rẽ và sau đó nối các logic block cần thiết qua các chuyển mạch Trong

đó có các khối:

- Các khối logic (logic block): cấu trúc và nội dung của logic block được gọi

là kiến trúc của nó Kiến trúc của khối logic có thể được thiết kế theo nhiều cáchkhác nhau Một số khối logic có thể chỉ là các cổng NAND 2 đầu vào, tuy nhiên

cũng có thể nó là một bộ dồn kênh (multiplexer), hay các bảng tìm kiếm LUT

(Look-Up Table) Trong một số loại FPGA các khối logic có thể có cấu trúc hoàntoàn giống như PAL Hầu hết các khối logic chứa một số loại flip-flop để hỗ trợ choviệc thực hiện các mạch tuần tự

- Các nguồn tài nguyên kết nối: Cấu trúc và nội dung của các nguồn kết nối

trong FPGA được gọi là kiến trúc routing (routing architecture) Kiến trúc routing

gồm các đoạn dây nối và các chuyển mạch lập trình được Các chuyển mạch lậptrình được có thể có nhiều cấu tạo khác nhau Kiến trúc routing gồm các đoạn dâynối và các chuyển mạch lập trình được Các chuyển mạch này có thể cấu tạo khácnhau như: Transitor truyền (pass - transitor) được điều khiển bởi cell SRAM, cầuchì nghịch (anti - fuse), EPROM transitor và EEPROM transitor

Logic Block

Tài nguyên kết nốiI/O Cell

Hình 2.4: Mô tả mô hình của một FPGA.

- Các cổng vào/ra: Các đặc tính I/OB của các đầu vào và đầu ra được hỗ trợ tới

19 các chuẩn tín hiệu khác nhau bao gồm: LVDS, BLVDS, LVPECL, LVCMOS,

có chứa bốn Logic Cell và được tổ chức thành hai Slice tương tự nhau

- Look-Up Tables (LUT): Các bộ tạo chức năng của FPGA thực hiện như LUT

có bốn đầu vào Để hoạt động như một bộ tạo chức năng, mỗi một LUT có thể cungcấp một RAM 16x1bit đồng bộ Hơn nữa hai LUT trong một Slice có thể được kếthợp để tạo RAM 16x2 bit hoặc 32x1 bit đồng bộ

- Storage Element: Các phần tử lưu trữ trong slice của FPGA có thể được xắpđặt như một Flip-Flop loại D kích hoạt bằng sườn, hoặc như một bộ chốt nhạy mức

- Block RAM: Trong FPGA hợp nhất một vài bộ nhớ RAM theo khối thành khốilớn hơn (gọi là SelectRAM +), điều này cần bổ xung các LUT RAM đã được phânphối và kiến trúc bộ nhớ không bền vững này được thực hiện trong các LB, các khối

bộ nhớ Block RAM được tổ chức theo các cột

2.1.2 Ứng dụng của FPGA.

FPGA có thể sử dụng trong hầu hết các ứng dụng hiện đang dùng CPLD, PLD

và các mạch tích hợp nhỏ Dưới đây là các ứng dụng điển hình của FPGA:

1 Các mạch tích hợp ứng dụng đặc biệt: FPGA là một phương tiện tổng quátnhất để thực hiện các mạch logic số

2 Thiết kế mạch ngẫu nhiên: Mạch logic ngẫu nhiên thường được thực hiệnbằng PAL Nếu tốc độ của mạch không đòi hỏi khắt khe thì mạch có thể thực hiệnthay thế bằng FPGA

3 Thay thế các chíp tích hợp nhỏ cho mạch ngẫu nhiên: Các mạch trong các

sản phẩm thương mại thường chứa nhiều chíp SSI (Small Scale Integrated) Trong

nhiều trường hợp các chip SSI này có thể được thay thế bằng FPGA và kết quả làgiảm diện tích của bo mạch đi đáng kể

4 Chế tạo mẫu: FPGA rất lý tưởng cho các ứng dụng tạo sản phẩm mẫu Giáthành thực hiện thấp, thời gian ngắn

5 Máy tính dựa trên FPGA: Một loại máy tính mới có thể được chế tạo vớicác FPGA có thể tái lập trình ngay trên mạch FPGA Các máy này có một bo mạchchứa các FPGA mà các chân nối với các chip lân cận giống như thông thường

2.1.3 Quá trình thiết kế cơ bản trên FPGA.

Quá trình thiết kế trên FPGAs sử dụng hệ thống CAD (Computer Aided Design) Hình 2.10 biểu diễn các bước trong hệ thống CAD tiêu biểu để tạo ra một

mạch FPGA Từ trên hình vẽ ta thấy, điểm bắt đầu cho mạch thiết kế là mạch lôgicban đầu Bước này cần một sơ đồ biểu diễn mạch, hay một mô tả VHDL hoặc mộtđặc tả các biểu thức Boolean Từ các đầu vào như vậy, chúng được chuyển thànhdạng chuẩn như là các biểu thức Boolean Các biểu thức Boolean này được xử lýbằng công cụ tối ưu lôgíc (rút gọn các biểu thức), mục đích của việc này là để tối ưu

về diện tích và tốc độ của mạch thiết kế Sau khi đã được tối ưu, các biểu thứcBoolean được chuyển tới mạch lôgíc block của FPGA thông qua chương trình ánh

xạ công nghệ (technology mapping), bộ ánh xạ sẽ tối thiểu số khối được dùng và

giảm đường dẫn để tối ưu về giữ chậm Sau khi ánh xạ mạch vào các logic block thìcần phải quyết định đặt mỗi khối ở đâu, công việc này do chương trình Placementgiải quyết Bước cuối cùng trong hệ thống CAD là nối kết do phần mềm Rountingthực hiện, chúng ấn định các đoạn dây FPGA và chọn các chuyển mạch có thể lậptrình phù hợp với các kết nối trong logic block Sau khi thực hiện xong bước này,kết quả của CAD sẽ được nạp vào đơn vị lập trình tạo ra chip FPGA cuối cùng

Tối ưu lôgic

Ánh xạ công nghệ

Rounting Placement

Hình 2.10 Quá trình thiết kế trên FPGA.

Sau đây ta sẽ nghiên cứu chi tiết từng giai đoạn của quá trình thiết kế CAD:

+ Tối ưu lô gic.

Đây chính là công việc sửa lại cấu trúc để giảm sự phức tạp của mạch ban đầu.Trong giai đoạn này không chú ý đến kiểu của các phần tử sẽ được dùng sau này

nên được gọi là tối ưu không phụ thuộc vào công nghệ (technology-independent).

Tiến hành tối ưu chính là làm giảm sự dư thừa hoặc loại bỏ những biểu thức conchung Mạch sau khi được tối ưu có chức năng tương đương với mạch ban đầu

+ Ánh xạ công nghệ.

Sau khi tối ưu logic, ánh xạ công nghệ sẽ biến đổi mạng này thành mạch cuốicùng Điều này sẽ được làm bằng cách chọn lựa từng phần của mạng và mỗi cái sẽđược thực hiện bởi một trong những phần tử của mạch có sẵn, và xác định nhữngmạch này sẽ được nối với nhau như thế nào

+ Sắp xếp các phần tử (Placement).

Giai đoạn này của thiết kế gồm các công việc chính như sau:

Phân chia hệ thống (System Partitioning): Một hệ thống vi điện tử bao gồm nhiều

khối chức năng, nếu một khối chức năng quá lớn thì chúng ta phải thực hiện việctách hoặc phân chia chức năng của khối đó ra làm các khối nhỏ hơn theo mục đích

và định hướng mà chúng ta cần chỉ định

a) Lên sơ đồ mặt bằng, bố trí các khối (Floorplanning): Sau khi phân chia hệ

thống xong sẽ thực hiện việc lên sơ đồ mặt bằng, bố trí các khối Floorplanning thựchiện các công việc như tối thiểu hóa độ dài kết nối và trễ tín hiệu giữa các khối, sắpđặt các khối đã cố định và đặt lại các khối di độngđược thực hiện trước Placement,công việc sắp đặt, bố trí các phần tử logic trên từng khối, tổ chức các vùng kết nốigiữa các khối, phân phối mặt bằng cho nguồn và các đường vào ra

b) Sắp xếp các phần tử (Placement): Placement là bước tiếp theo của

Floorplanning, nó thực hiện việc sắp đặt các phần tử logic vào một khối diđộng đây là bước quan trọng trong thiết kế mạch và rất phức tạp, nếu Placementkhông tốt sẽ dẫn đến việc chiếm diện tích lớn và giảm tốc độ thực thi, nhiều khi còndẫn tới khả năng không Rounting được

Placement, System Partitioning và Floorplanning có thể hiểu chung là phânchia hệ thống trên FPGA - tức là lên sơ đồ mặt bằng, bố trí các khối lô gic, và ta cóthể gọi chung là Placement

c) Mục tiêu và đối tượng của Placement: Mục tiêu chính của một công cụ

placement (Sắp đặt bố trí các phần tử logic trên từng khối) là sắp đặt tất cả các phần

tử logic trong cùng các khối di động trên một chip Về lý tưởng mà nói, đối tượngcủa placement là:

- Bảo đảm công cụ định tuyến có thể hoàn chỉnh bước định tuyến

- Tối thiểu hoá tất cả các khoảng trễ trên đường kết nối

- Làm cho mật độ của chíp càng cao càng tốt

- Tối thiểu hoá tiêu thụ nguồn

- Tối thiểu hoá sự xuyên nhiễu giữa các tín hiệu

d) Gán chân (Pin Assignmen) : Mục đích của việc gán chân là định nghĩa tín

hiệu mà mỗi chân sẽ nhận được Việc gán chân có thể thực hiện được trong quátrình placement hoặc sau quá trình này

+ Định tuyến trên FPGA (rounting).

Rounting là công việc cuối cùng trong quá trình thiết kế, sau khi ta đã sắp đặt

và bố trí xong các phần tử logic trên các khối di động thì đây chính là việc kết nốibằng cách định tuyến cho chíp đó

Việc định tuyến gồm 2 bước: định tuyến tổng thể và định tuyến chi tiết Định tuyếntổng thể được thực hiện trước, sau đó các định tuyến chi tiết thực hiện theo địnhhướng chung của định tuyến tổng thể đã đưa ra.

Các vấn đề chính của định tuyến là:

- Định tuyến được phân thành định tuyến tổng thể và chi tiết

- Các thuật toán định tuyến phải phù hợp với các thuật toán placement

- Định tuyến không thể hoàn thành nếu không đi dây được

- Các đường nguồn và xung nhịp được điều khiển trong trường hợp đặc biệt

- Độ rộng các đường nguồn và xung nhịp đồng bộ được thiết lập bằng tay

+ Tải nạp chương trình

Đây là khâu tạo ra sản phẩm của thiết kế Tải chương trình nhìn chung đượcxem như là tải thông tin xuống thiết bị dễ biến đổi như SRAM FPGA Thông tin cấuhình của thiết bị được nạp vào trong bộ nhớ của thiết bị Luồng các bit mà nó đượctruyền đi có chứa tất cả các thông tin định nghĩa logic và các đường nối của thiết kế

và thông tin này khác nhau đối với thiết kế khác nhau

Nạp chương trình được dùng cho để lập chương trình cho tất cả các thiết bịlogic có thể lập trình được không bị thay đổi, chẳng hạn như PROM nối tiếp Việcnạp chương trình thực hiện giống chức năng như tải chương trình, riêng các thôngtin về cấu hình vẫn còn sau khi mất điện

2.1.4 Giới thiệu về FPGA của hãng ALTERA.

Kiến trúc cơ bản của Altera FPGA là dựa trên công nghệ lập trình EPROM,hình 2.11 minh họa kiến trúc tổng quát của Altera FPGA MAX 7000 Bao gồm mộtmảng lớn các Block lập trình được gọi là Logic Array Block (LABs) được kết nốivới nhau bởi các nguồn tài nguyên rounting

- Thời gian thiết kế, thời gian mô phỏng và chế tạo nhanh

- Tốc độ xử lý của các thiết bị cao

- Giá thành, chi phí đầu tư thấp hơn so với các hãng khác, mức độ rủi ro trongđầu tư thấp

- Khả năng thừa hành cao

- Đáp ứng hầu hết các yêu cầu từ đơn giản tới phức tạp

- Hệ thống có mức tích hợp và độ ổn định cao

- Công cụ hỗ trợ và phát triển được cung cấp đầy đủ

- Phù hợp với khả năng và xu thế phát triển của các hệ thống số