bài giảng thiết kế luận lý 1 - chương 3 các mạch luận lý tổ hợp thuộc bộ môn kỹ thuật máy tính.

M ụ c tiêu• Biểu thức logic dạng chuẩn SoP, PoS • Đơn giản biểu thức dạng chuẩn SoP • Sử dụng đại số Boolean và bìa Karnaugh để đơn giản biểu thức logic và thiết kế mạch tổ hợp • Mạch tạ

Trang 2

Tài li ệ u tham kh ả o

• “Digital Systems, Principles and Applications”,

8th/5th Edition, R.J Tocci, Prentice Hall

• “Digital Logic Design Principles”, N

Balabanian & B Carlson – John Wiley &

Sons Inc., 2004

Trang 3

Các mạch luận lý

tổ hợp

Trang 4

M ụ c tiêu

• Biểu thức logic dạng chuẩn SoP, PoS

• Đơn giản biểu thức dạng chuẩn SoP

• Sử dụng đại số Boolean và bìa Karnaugh để đơn

giản biểu thức logic và thiết kế mạch tổ hợp

• Mạch tạo parity và mạch kiểm tra parity

• Mạch enable/disable

• Các đặc tính cơ bản của IC số

Trang 5

M ạ ch t ổ h ợ p

• Mức logic ngõ xuất phụ thuộc việc tổ hợp các mứclogic của ngõ nhập hiện tại

• Mạch tổ hợp không có bộ nhớ nên giá trị ngõ xuất

phụ thuộc vào giá trị ngõ nhập hiện tại

A B

C

Y

1 2

3

1 2

3

1 2

3 1

2

Trang 6

Các d ạ ng chu ẩ n (Standard form)

• Tổng của các tích (Sum of products - SoP)

– M ỗ i bi ể u th ứ c d ạ ng SoP bao g ồ m các bi ể u th ứ c AND

đượ c OR l ạ i v ớ i nhau.

– Ví d ụ : ABC + A’BC’

AB + A’BC’ + C’D’ + D

• Tích của các tổng (Product of Sums - PoS)

– M ỗ i bi ể u th ứ c d ạ ng PoS bao g ồ m các bi ể u th ứ c OR đượ c AND l ạ i v ớ i nhau.

– Ví d ụ : (A + B’ + C)(A + C)

(A + B’)(C’ + D)F

Trang 8

Các phương pháp đơn giản mạch tổ hợp

• Phương pháp đại số

• Bìa Karnaugh (K-map)

Trang 10

• Đơn giản biểu thức sau

– Z1 = – Z2 =

)

( C A B

A

Ví d ụ

ABC C

B A C

B

– Z3 = – Z4 =

C B A D

C B A BD

A C

D D

B A

B

Trang 11

Thi ế t k ế m ạ ch t ổ h ợ p

Trang 13

Ví d ụ 1

• Thiết kế mạch logic với 3 ngõ nhập A, B, C thoả mãn

điều kiện sau: ngõ xuất = 1 khi và chỉ khi số ngõ

nhập ở mức 1 nhiều hơn số ngõ nhập ở mức 0

Trang 14

AB C

B A BC

AB AC

Trang 15

Ví d ụ 2

• Thiết kế mạch logic sau: Output = 1 khi điện thế

(được biểu diễn bởi 4 bit nhị phân ABCD) lớn hơn

bằng 6V

Trang 16

Bìa Karnaugh (K-map)

• Bìa Karnaugh biểu diễn quan hệ giữa ngõ nhập vàngõ xuất của mạch

• Theo chiều dọc hoặc chiều ngang, các ô cạnh nhau

chỉ khác nhau một biến

Trang 17

• Bảng sự thật

• Biểu thức logic

• Bìa Karnaugh

Trang 18

Trang 19

Trang 20

Trang 21

Trang 22

Trang 23

Trang 24

Quy t ắ c rút g ọ n bìa Karnaugh

• Khoanh vòng (looping) là quá trình kết hợp các ô kề

nhau lại với nhau Thông thường ta khoanh các ô

chứa giá trị 1

• Ngõ xuất có thể được đơn giản hóa bằng cáchkhoanh vòng

Trang 25

Qui t ắ c tính giá tr ị c ủ a 1 vòng

• Khi một biến xuất hiện cả dạng đảo và không đảotrong một vòng, biến đó sẽ được đơn giản khỏi biểu

thức

• Các biến chung cho mọi ô trong một vòng phải xuất

hiện trong biểu thức cuối cùng

Trang 26

Khoanh vòng 2 ô k ề nhau

Trang 27

Trang 28

Trang 29

Trang 30

Trang 31

Trang 32

Trang 33

Quá trình đơ n gi ả n hóa

• Xây d ự ng b ả ng K-map và đặ t 1 ho ặ c 0 trong các ô t ươ ng ứ ng

• Khoanh vòng các ô 8 giá tr ị 1 (n ế u có) ngay c ả n ế u nó ch ứ a 1

ho ặ c nhi ề u ô đ ã đượ c khoanh vòng.

• Khoanh vòng các ô 4 giá tr ị 1 (n ế u có) ch ứ a m ộ t ho ặ c nhi ề u ô

Trang 34

Ví d ụ

Trang 35

Ví d ụ

Trang 36

Ví d ụ

Trang 37

Ví d ụ

ACD BC

A D

C A C

AB

Trang 38

• Đ i ề u ki ệ n “don’t-care” là đ i ề u ki ệ n v ớ i m ộ t t ậ p các ngõ nh ậ p nào đ ó, m ứ c lu ậ n lý ngõ xu ấ t không đượ c mô t ả

• Giá tr ị “Don’t-care” nên đượ c gán b ằ ng m ộ t ho ặ c 0 sao cho

vi ệ c khoanh vòng K-map t ạ o ra bi ể u th ứ c đơ n gi ả n nh ấ t.

• Ví d ụ :

Trang 39

PP b ả ng Karnaugh - Tóm t ắ t

• So sánh với phương pháp đại số, phương phápdùng K-map có tính hệ thống hơn, ít bước hơn vàluôn tạo ra được biểu thức tối giản nhất

• Bảng Karnaugh có thể dùng tối đa là với hàm 6 biến

Đối với những mạch có số ngõ nhập lớn (>=6),

người ta dùng thêm các kỹ thuật phức tạp để thiết

kế

Trang 42

M ạ ch t ạ o bit Parity

D3D2D1D0 = 1010 PE = 0

D3D2D1D0 = 1110 PE = 1

Trang 43

M ạ ch ki ể m tra bit Parity

Trang 44

M ạ ch enable

Trang 45

M ạ ch disable

Trang 46

Ví d ụ

• Thiết kế mạch tổ hợp cho phép 1 tín hiệu truyền đếnngõ xuất khi một trong 2 tín hiệu điều khiển ở mức 1(không đồng thời) Các trường hợp khác ngõ xuất ở

mức 1 (HIGH)

Trang 47

Đọ c thêm

• Chương 4: Combinational logic circuits trong sách

Digital System của Ronal Tocci

Trang 48

Bài t ậ p

• T ấ t c ả bài t ậ p trong sách Digital System

c ủ a Ronal Tocci

Ch ươ ng 4: Combinational Logic Circuits

Định dạng
Số trang	48
Dung lượng	1,77 MB