KỸ THUẬT ĐIỆN TỬ CHƯƠNG 2 HỆ SỐ TỔ HỢP pot

Mã hóa số thập phân Để mã hóa số thập phân, người ta sử dụng số nhị phân 4 bit để biểu diễn.. Để tìm từ mã thập phân của số thậpphân, ta lấy bù từ mã nhị phân của số bù 9tương ứng.... B

Trang 1

TRƯỜNG ĐH CÔNG NGHIỆP

TP.HCM KHOA CN ĐIỆN

KỸ THUẬT ĐIỆN TỬ

Trang 2

CHƯƠNG 2

HỆ TỔ HỢP

MỤC TIÊU THỰC HIỆN:

Trang 3

KHÁI NIỆM CHUNG

 Các cổng AND, OR, NOT, Là các phần tử logic

cơ bản còn gọi là hệ tổ hợp đơn giản.

 Hệ tổ hợp: Có ngõ ra là các hàm logic theo ngõ vào.

m

n n

x

, ,

x , x f y

x , ,

x , x f y x , , x

, x f y

2 1

2

2 1

1



Hệ tổ hợp

y1

y2

ym

x1

x2

xn

Trang 6

2.1 MÃ HÓA

 Trong cuộc sống con người giao tiếp theo

ngôn ngữ được qui ước.

 Trong kỹ thuật điện tử số tín hiệu được xử lý

Trang 8

2.1.1 Mã hóa số thập phân

 Để mã hóa số thập phân, người ta sử dụng số nhị phân 4 bit để biểu diễn.

 Việc sử dụng số nhị phân 4 bit để biểu diễn

gọi là số BCD (Binary Code Decimal)

Trang 9

Mã hóa số thập phân

 Phân loại

 Số nhị phân 4 bit 24 = 16

 Ta chỉ chọn 10 trong 16 tổ hợp để mã hóacác ký tự từ 0 → 9

 Mặc dù tồn tại nhiều mã BCD khác nhaunhưng thực tế người ta chia làm 2 loại chính:

 BCD có trọng số

 BCD không có trọng số

Trang 10

Họ CMOS

 Seri 45XX

Ví dụ: 4502

Trang 12

Để tìm từ mã thập phân của số thậpphân, ta lấy bù từ mã nhị phân của số bù 9tương ứng.

Trang 13

Mã hóa số thập phân

Trang 14

 Mã BCD không có trọng số

Là loại mã không cho phép phân tích thành đa thức theo cơ số của nó Gọi là mã Gray, mã Gray thừa 3.

Đặc trưng của mã Gray là bộ mã mà trong đó

hai từ mã nhị phân đứng kế tiếp nhau chỉ khác nhau

Trang 15

BCD 5421 BCD 8421

Trang 16

BCD 5121 BCD 2421

Trang 17

Mã Gray quá

3 BCD quá 3

BCD 8421

Trang 18

2.1.2 Các phép tính số BCD

 Tính cộng

0001 0010 1000

1 0 0 0 0 0 0 0 128

Trang 21

2.2 CÁC BỘ CỘNG

2.2.1 Bộ cộng phân nửa H.A (Half Adder)

Thực hiện cộng 2 số nhị phân 1 bit

Trang 22

Bộ cộng phân nửa H.A

 Bảng trạng thái mô tả hoạt động:

 Phương trình logic:

s = a.b + a.b = a ⊕ b

c = a.b

1 0

1 1

0 1

1 0

0 1

0 0

c s

a + b

Trang 23

Bộ cộng phân nửa H.A

 Mạch cộng này chỉ cho phép cộng 2 số nhịphân 1 bit mà không cộng 2 số nhị phân

nhiều bit

Trang 24

2.2.2 Bộ cộng toàn phần F.A

1 1

1 1 1

1 0

1 0 1

1 0

0 1 1

0 1

0 0 1

1 0

1 1 0

0 1

1 0 0

0 1

0 1 0

0 0

0 0 0

Cn

Sn

an bn Cn-1

Trang 25

Bộ cộng toàn phần F.A

 Phương trình logic:

Sn = f(an, bn, Cn-1)

Cn = f(an, bn, Cn-1)Trong đó:

Trang 27

SỬ DỤNG H.A ĐỂ THỰC HIỆN F.A

Trang 29

1 1

0 1

1 0

1 1

0 1

0 0

B D

a - b

Trang 30

Bộ trừ phân nữa H.S

 Lưu ý:

 Mạch trừ phân nữa chỉ cho phép trừ hai

số nhị phân một bit.

 Không thực hiện việc trừ hai số nhị

phân nhiều bit.

Trang 31

2.3.2 Bộ trừ toàn phần F.S

1 1

1 1 1

0 0

1 0 1

1 0

0 1 1

1 1

0 0 1

0 0

1 1 0

0 1

1 0 0

1 1

0 1 0

0 0

Bn-1 số mượn của lần trừ trước

Bn số mượn của lần trừ hiện tại.

Dn là hiệu số hiện tại.

Trang 32

Bộ trừ toàn phần F.S

Trang 34

2.4 BỘ SO SÁNH ĐỘ LỚN

2.4.1 Đại cương

Mạch so sánh dùng để so sánh các số nhịphân về độ lớn

Ví dụ: a = 0

b = 1

 a < bPhân loại mạch so sánh:

 So sánh 2 số nhị phân 1 bit.

 So sánh 2 số nhị phân nhiều bit.

Trang 37

So sánh 1 bit

 Từ bảng trạng thái ta có phương trình logic:

Trang 39

So sánh nhiều bit.

 Có 2 phương pháp thực hiện so sánh 2 số nhịphân nhiều bit:

- So sánh trực tiếp

- So sánh nhiều bit trên cơ sở so sánh 1 bit

Trang 40

So sánh nhiều bit.

1 So sánh trực tiếp.

Bảng trạng thái hoạt động

Trang 41

 Phương trình logic của mạch:

So sánh nhiều bit - So sánh trực tiếp.

Trang 43

2 So sánh nhiều bit trên cơ sở so sánh 1 bit

so sánh 1 bit ở trên, còn

có ngõ vào điều khiển

a > b, a < b và a = b

Trang 44

So sánh nhiều bit trên cơ sở so sánh 1 bit

 Bảng trạng thái mô tả hoạt động

Trang 45

Phương trình logic của mạch

Trang 46

Dựa vào mạch sosánh đầy đủ này, người

Trang 47

2.5 BỘ GIẢI MÃ (DECODER)

2.5.1 Mạch giải mã 2 sang 4

Mạch có 2 ngõ vào, 4 ngõ ra

Bảng trạng thái

Trang 50

Mạch giải mã 2 sang 4Xét mạch giải mã 2 sang 4

 Chọn mức tích cực ngõ ra là mức logic 0

Trang 52

Mạch giải mã 2→4 với ngõ ra là mức tích cực thấp

Trang 53

2.5.2 Mạch giải mã 3 sang 8

Mạch có 3 ngõ vào, 8 ngõ ra.

Trang 54

Mạch giải mã 3 sang 8

 Bảng trạng thái:

Trang 56

Mạch giải mã

Ví dụ một số loại IC giải mã như:

 74139 IC chứa 2 mạch giải mã từ 2 sang 4

Trang 57

 Bảng trạng thái của IC 74138

Trang 58

 Mạch nối 2 IC để mở rộng mạch giải mã từ 4đường thành 16 đường

Trang 59

2.5.3 Mạch giải mã thập phân

(Giải mã BCD sang led 7 đoạn)

2.5.3.1 Led 7 đoạn

Trang 60

Sơ đồ khối IC giải mã BCD sang led 7 đoạn

Trang 61

Mạch giải mã thập phân

 Xét led 7 đoạn anod chung.

Trang 62

 Phương trình logic ngõ ra a

 Dạng chính tắc 1

Trang 63

 Phương trình logic ngõ ra b

Trang 64

 Phương trình logic ngõ ra c

Trang 65

 Phương trình logic ngõ ra d

Trang 66

 Phương trình logic ngõ ra e

Trang 67

 Phương trình logic ngõ ra f

Trang 68

 Phương trình logic ngõ ra g

Trang 69

 Xét led 7 đoạn Kathod chung.

Trang 70

 Phương trình logic ngõ ra a

Trang 71

 Phương trình logic ngõ ra b

Trang 72

 Phương trình logic ngõ ra c

Trang 73

 Phương trình logic ngõ ra d

Trang 74

 Phương trình logic ngõ ra e

Trang 75

 Phương trình logic ngõ ra f

Trang 76

 Phương trình logic ngõ ra g

Trang 78

Bảng trạng thái hoạt động của IC 7447

Trang 79

 Sơ đồ mạch điện

Trang 81

Mã hóa nhị phân

 Mạch mã hóa nhị phân thực hiện biến đổi tínhiệu ngõ vào thành 1 từ mã nhị phân ngõ ratương ứng, như:

3 011

Trang 82

 Bảng trạng thái

Trang 84

 Nếu chọn mức tác động ngõ vào là logic 0

Ta có bảng trạng thái:

Trang 85

 Phương trình logic tối giản:

Trang 86

 Sơ đồ mạch điện:

Trang 87

 Các IC mã hóa như:

 IC 74148 là IC mã hóa ưu tiên 8 đường sang 3 đường.

Trang 88

2.6.2 Mã hóa thập phân

 Sơ đồ khối:

Trang 89

Mã hóa thập phân

 Bảng trạng thái:

Trang 90

 Phương trình logic tối giản:

Trang 91

 Sơ đồ mạch điện:

Trang 92

2.6.3 Mạch mã hóa ưu tiên

 Khi có nhiều tín hiệu tác động đồng thời

 Tín hiệu nào có mức ưu tiên cao hơn sẽđược xử lý trước

Trang 95

MẠCH HỢP VÀ GIẢI ĐA HỢP

Mạch giải đa hợp còn gọi là mạch tách kênh

liệu khác nhau để rẽ ra N ngõ ra khác nhau.

Do đó, mạch giải đa hợp là mạch chuyển

dữ liệu nối tiếp thành dữ liệu song song ở ngõ

ra, gọi là Demultiplex (DEMUX)

Trang 97

Thiết mạch đa hợp 4 → 1

Sơ đồ mạch điện

Trang 99

2.7.4 Ứng dụng mạch đa hợp

Biến chuỗi dữ liệu song song thành nối tiếp: Một mạch đa hợp kết hợp với một mạch đếm sẽ biến chuỗi dữ liệu song song ở ngã vào thành chuỗi dữ liệu nối tiếp ở ngã ra

Trang 100

Ứng dụng mạch đa hợp

Tạo hàm:

 Một đa hợp 2n → 1 có thể tạo ra n biến

Ví dụ: Tạo hàm 3 biến đa hợp 8 → 1 từ biểu

thức:

So sánh với biểu thức của hàm viết dướidạng khai triển theo định lý Shanon thứ nhất:

Trang 102

Ứng dụng mạch đa hợp

• Mạch điện

Trang 105

4.9.3.Mạch giải đa hợp

 Mạch giải đa hợp thực chất là mạch giải mã

trong đó ngã vào cho phép trở thành ngã vào dữ liệu và ngã vào của tổ hợp số nhị phân trở thành ngã vào địa chỉ.

 Trên thị trường, người ta chế tạo mạch giải mã

và giải đa hợp chung trong một IC, tùy theo điều kiện mà sử dụng.

Thí dụ: IC 74138 là IC Giải mã 3 sang 8 đường đồng thời là mạch giải đa hợp 1 → 8.

Tiêu đề	Hệ Số Tổ Hợp Pot
Trường học	Trường đại học Công nghiệp TP.HCM
Chuyên ngành	Kỹ Thuật Điện Tử
Thể loại	Chương
Thành phố	TP.HCM

Định dạng
Số trang	106
Dung lượng	2,59 MB