Bài giảng : Mạch tuần tự Flip Flop và ghi dịch part 3 pps

 M ch t o c nh dùng 1 c ng NOT và 1 c ng AND ạ ạ ạ ổ ổ Chính s trì hoãn qua c ng NOT và AND đã tao nên ự ổ

1 xung h p ngõ ra ẹ ở

CK

1

0

CK

1

0

CK

1

0 ↑

CK 1

CK 1

CK

1

↓

0 0

0

flip flop d ng n y b ng c nh c a đ ng h các ngõ vào

nh S, C, J, K đư ược g i là ọ ngõ vào đ ng b ồ ộ (Synchronous

input) có nghĩa là s tác đ ng logic c a các ngõ vào này ự ộ ủ

x y ra đ ng b v i c nh c a đ ng hả ồ ộ ớ ạ ủ ồ ồ

5.2 FLIP FLOP JK:

1 Flip Flop n y b ng c nh (s ả ằ ạ ườ n) c a đ ng h : ủ ồ ồ

5.3 FLIP FLOP D, CH T D, KÝ HI U IEEE/ANSI Ố Ệ

 M c tiêu : ụ

Hi u cách ể c u t o ấ ạ nên Flip Flop D và Ch t D ố

 Hi u cách ể ho t đ ng ạ ộ c a Flip Flop D và Ch t ủ ố D.

1 Flip Flop D:

 Gi i thi u:ớ ệ

 Flip Flop D có m t ngõ vào ộ nên r t thu n ti n trong vi c s ấ ậ ệ ệ ử

d ng ụ

 C u t o: ấ ạ

 Khi n i 2 ngõ vào ố c a Flip Flop RS ho c JK ủ ặ v i m t ngõ vào ớ ộ

(ngõ vào D – vi t t t c a “Data” or “Delay”), ta đ ế ắ ủ ượ c Flip Flop D.

Q

Q

S(J)

R(K) CK

D

CK

5.3 FLIP FLOP D, CH T D, KÝ HI U IEEE/ANSI Ố Ệ

1 Flip Flop D:

Ho t đ ng logic:ạ ộ

Ngõ ra có cùng logic nh ư ngõ vào m i khi có ỗ c nh đ ng ạ ồ

h lênồ (c nh lên ho c c nh xu ng còn tùy thu c vào flip ạ ặ ạ ố ộ flop)

B ng: S th t ả ự ậ

5.3 FLIP FLOP D, CH T D, KÝ HI U IEEE/ANSI Ố Ệ

1 Flip Flop D:

Cách ho t đ ng: (đi u ki n – c nh c a đ ng h đi lên)ạ ộ ề ệ ạ ủ ồ ồ

N u D = 0(ế màu xanh = 0, màu đ = 1) ỏ

5.3 FLIP FLOP D, CH T D, KÝ HI U IEEE/ANSI Ố Ệ

1 Flip Flop D:

Cách ho t đ ng: (đi u ki n – c nh c a đ ng h đi lên)ạ ộ ề ệ ạ ủ ồ ồ

N u D = 1(ế màu xanh = 0, màu đ = 1 ỏ )

5.3 FLIP FLOP D, CH T D, KÝ HI U IEEE/ANSI Ố Ệ

1 Flip Flop D:

ng d ng:

Flip Flop D th ườ ng là n i chuy n d li u ơ ể ữ ệ t ừ ngõ vào D đ n ngõ ra Q, ế đ cung c p d li u ể ấ ữ ệ

cho m ch ti p theo (đã hi u t i sao ngõ vào ạ ế ể ạ

vi t t t là D - ế ắ Data ).

D li u ữ ệ ở ngõ vào D ph i ch ả ờ đ n khi ế có xung đ ng h ồ ồ thì m i xu t hi n ngõ ra ớ ấ ệ ở

đ ượ c , th nên có th xem Flip Flop D nh ế ể ư

m t m ch trì hoãn (đã hi u t i sao ngõ vào ộ ạ ể ạ

vi t t t là D - ế ắ Delay ).

5.3 FLIP FLOP D, CH T D, KÝ HI U IEEE/ANSI Ố Ệ

1 Flip Flop D:

D ng sóng c a Flip Flop D: ạ ủ 5.3 FLIP FLOP D, CH T D, KÝ HI U IEEE/ANSI Ố Ệ

1 Ch t D: ố

Q

Q

S(J)

R(K)

D

E

C u t o:ấ ạ

Cũng gi ng nh Flip Flip D, Ch t D cũng ch có m t ố ư ố ỉ ộ ngõ vào là D

Đi u khác bi t v i Flip Flop D là: ề ệ ớ Ngõ vào đ ng h ồ ồ

CK (D Flip Flop) đ ượ c thay b i ở ngõ vào cho phép

Enable (D Latch)

5.3 FLIP FLOP D, CH T D, KÝ HI U IEEE/ANSI Ố Ệ