Thiết kế mạch logic số Phần I: Cơ sở lý thuyết Mạch đếm loại này có dung l-ợng lớn nhất trong các loại mạch đếm và lại t-ơng đối đơn giản.. Mạch đếm hệ 2 kích thích không đồng bộ Hình I
Trang 1Thiết kế mạch logic số Phần I: Cơ sở lý thuyết
Mạch đếm loại này có dung l-ợng lớn nhất trong các loại mạch
đếm và lại t-ơng đối đơn giản
1 Mạch đếm hệ 2 kích thích không đồng bộ
Hình III.II.1 biểu diễn cách nối 3 FF trong một mạch đếm hệ 2 kích thích không đồng bộ Các FF sử dụng loại FF T Xung đếm đ-ợc
đ-a vào đầu T của FF đầu tiên, các FF còn lại đ-ợc kích thích bằng tín hiệu lấy ra từ đầu Q của FF tr-ớc nó Các FF đều chạy bằng s-ờn sau của xung
Tín hiệu tại các đầu ra của các FF đ-ợc biểu diễn trên hình III.II.2:
Q T
FF A
Q T
FF B
Q T
FF C
Xung
đếm
Hình III.II.1 – Sơ đồ mạch đếm hệ 2 kích thích không đồng bộ
Trang 2- Mỗi trạng thái là
một số hệ 2 tự nhiên t-ơng
ứng với số lần kích thích
- B hay C đổi mức logic khi FF đứng tr-ớc nó
chuyển từ mức 1 xuống 0
- Mạch đếm đ-ợc 8
và tự động trả về trạng thái
khởi đầu 000
- Đây là mạch đếm lên vì kết quả d-ới dạng hệ 2
tăng dần theo số xung đếm
Số xung A B C 0
1 2 3 4 5 6 7
8
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0 0 0 Bảng trạng thái logic
Trang 3Thiết kế mạch logic số Phần I: Cơ
sở lý thuyết
2 Mạch đếm hệ 2 kích thích đồng bộ
Ng-ời ta đ-a xung đếm đến các FF cùng một lúc Trong tr-ờng hợp này, cần phải có mạch ngoài để kiểm soát trạng thái của các FF để tạo thành mạch đếm
Qua bảng trạng thái logic bộ đếm hệ 2 ở trên ta thấy,
B chỉ đổi trạng thái khi có xung đếm và A đã lên 1, t-ơng
tự nh- vậy, C chỉ đổi trạng thái khi có xung đếm và A, B đã lên
1 Ta có thể dung thêm các mạch AND để thực hiện việc đó Trên hình III.II.3.a là sơ đồ của một mạch đếm lên hệ 2 kích thích đồng bộ và trên hình III.II.3.b là dạng sóng t-ơng ứng
Xung
đếm
A Q T
FF A
Q T
FF B
Q T
FF C
Trang 4M¹ch gi¶i m·
1 §Þnh nghÜa m¹ch gi¶i m·
Trang 5Thiết kế mạch logic số Phần I: Cơ
sở lý thuyết
Mạch giải mã là mạch là mạch logic có nhiều đầu vào
đó sẽ có mức logic 1 ứng với một tổ hợp tín hiệu nhất định trên
2 Phân loại
Có một số mạch giải mã th-ờng dùng nh- sau:
- Giải mã từ nhị phân sang thập phân (giải mã 2 – 10)
- Giải mã từ BCD sang thập phân
- Giải mã từ nhị phân sang ma trân chỉ thị
- Giải mã từ BCD sang ma trận chỉ thị
ở đây, ta chỉ xét đến mạch giải mã 2 – 10, là loại mạch giải mã thông dụng nhất
3 Mạch giải mã 2 – 10
GIải mã
Giải mã 2-10
A0
A0
A1
A1
F0
F1
Trang 6có đ-ợc Trên hình IV.3.1 biểu diễn một bộ giải mã 2-10 có 2k
Các đầu ra còn lại đều có giá trị logic 0 Nh- vậy, mạch giải mã 2-10 có tính chất của một hàm AND, và một cách có thể biểu diễn bộ giải mã bằng bộ ph-ơng trình sau:
F0= Ak-1.Ak-2…A1.A0
F1= Ak-1.Ak-2…A1.A0
…
FN-2= Ak-1.Ak-2…A1.A0
FN-1= Ak-1.Ak-2…A1.A0
Ngoài hệ ph-ơng trình trên, ng-ời ta còn có thể sử dụng một dạng khác gọi là bảng chân lý của mạch để biểu diễn mạch giải mã
Để minh hoạ, chúng ta xét mạch giải mã 2-10 có ba biến đầu vào Bộ giải mã này có bảng chân lý nh- sau:
0
0
0
0
1
1
1
1
0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1
1 0 0 0 0 0 0 0
0 1 0 0 0 0 0 0
0 0 1 0 0 0 0 0
0 0 0 1 0 0 0 0
0 0 0 0 1 0 0 0
0 0 0 0 0 1 0 0
0 0 0 0 0 0 1 0
0 0 0 0 0 0 0 1
Trang 7Thiết kế mạch logic số Phần I: Cơ
sở lý thuyết
Có thể thiết kế mạch giải mã này theo sơ đồ nh- trên hình IV.3.2 Về ph-ơng diện kỹ thuật, ng-ời ta th-ờng thực hiện các phần tử AND trên hình IV.3.2 theo ph-ơng pháp RDL (Resistor Diode Logic) nh- trên hình IV.3.3 Dạng kết cấu nh- trên hình IV.3.3 gọi là dạng kết cấu ma trận vuông Số phần tử
k.2k
F7= A2.A1.A0
F6= A2.A1.A0
F5= A2.A1.A0
F4= A2.A1.A0
F3= A2.A1.A0
F2= A2.A1.A0
F1= A2.A1.A0
F0= A2.A1.A0
A2 A2 A1 A1 A0 A0 Hình IV.3.2 – Sơ đồ logic bộ giải mã 2-10 ba đầu vào
R +U
Trang 88
