Đặc tuyến truyền đạt của JFETTừ kết quả đo của đặc tuyến ra có thể vẽ đặc tuyến truyền đạt.. Sơ đồ mạch đo đặc tuyến của D-MOSFET BSS135... Đặc tuyến truyền đạt của E-MOSFET 3.4.. Kết qu
Transistor FET (Field Effect Transistor)
JFET
Hình 30.1 Sơ đồ mạch đo đặc tuyến của JFET
3.1.1 Đặc tuyến ra của JFET
Hình 30.2 Kết quả đo đặc tuyến của JFET 2N4861
Hình 30.3 Đặc tuyến ra của JFET 2N4861
3.1.2 Đặc tuyến truyền đạt của JFET
Dựa vào kết quả đo của đặc tuyến, chúng ta có thể vẽ đặc tuyến truyền đạt Lưu ý rằng chúng ta chọn vẽ ba điểm thay vì bốn điểm: Điểm 1: UGS = 0V, Điểm 2: UGS = Up = -2V, và Điểm 3: UGS = Up/2 = -1V.
Hình 30.4 Đặc tuyến truyền đạt của JFET 2N4861
D-MOSFET
Hình 30.5 Sơ đồ mạch đo đặc tuyến của D-MOSFET BSS135
3.2.1 Đặc tuyến ra của D-MOSFET
Hình 30.6 Kết quả đo đặc tuyến của BSS135
Hình 30.7 Đặc tuyến ra của BSS135
3.2.2 Đặc tuyến truyền đạt của D-MOSFET
Hình 30.8 Đặc tuyến truyền đạt của BSS135
E-MOSFET
Hình 30.9 Sơ đồ đo đặc tuyến của E-MOSFET
3.3.1 Đặc tuyến ra của E-MOSFET
Hình 30.10 Kết quả đo đặc tuyến ra của 2N6769
Hình 30.11 Đặc tuyến ra của E-MOSFET
3.3.2 Đặc tuyến truyền đạt của E-MOSFET
Hình 30.12 Đặc tuyến truyền đạt của E-MOSFET
Các phương pháp phân cực
3.4.1 Phân cực bằng điện áp cố định
Hình 30.13: Mạch phân cựu bằng điện áp cố định của JFET
Xác định điểm làm việc tĩnh Q(U GSQ , I DQ , U DSQ )
3.4.2 Tự phân cực (không dùng cho E-MOSFET)
Hình 30.14 Mạch tự phân cực của JFET 2N5484
Xác định điểm làm việc tĩnh Q(U GSQ , I DQ , U DSQ )
3.4.3 Phân cực bằng phân áp
Hình 30.15 Mạch phân cực bằng phân áp của E-MOSFET
Xác định điểm làm việc tĩnh Q(U GSQ , I DQ , U DSQ )
3.4.4 Phân cực bằng hối tiếp điện áp
Hình 30.16 Mạch phân cực bằng hồi tiếp điện áp cho E-MOSFET
Xác định điểm làm việc tĩnh Q(U GSQ , I DQ , U DSQ )
Ứng dụng của Op Amp
Mạch khuyếch đại không đảo
Hình 40.17 Sơ đồ mô phỏng mạch khuyếch đại không đảo
𝐼 𝑃 = 𝐼 𝑁 = 0 Áp dụng công thức dòng vòng tại nút N ta có:
I ht = (Ur-U N ) / R ht = (Ur – Uv) / R ht
Hệ số khuếch đại đảo:
4.1.2 Kết quả mô phỏng và lý thuyết
Hình 40.18 Kết quả mô phỏng mạch khuyếch đại không đảo t(s) Uvlt(V) Urlt(V) Uvmp(V) Urmp(V)
Bảng 40.1 Số liệu Uv và Ur theo mô phỏng và lý thuyết
Nhận xét: Số liệu mô phỏng có sai số không đáng kể so với lí thuyết, lý thuyết được chứng minh.
Mạch khuyếch đại đảo
Hình 40.19 Sơ đồ mạch khuyếch đại đảo
𝐼 𝑃 = 𝐼 𝑁 = 0 Áp dụng dòng vòng tại nút N ta có:
Iht + I1 = I N = 0 I1=(Uv-UN)/R1=Uv/R1 Iht=(Ur-UN)/Rht=Ur/Rht Ur/Rht+Uv/R1=0
Hệ số khuếch đại đảo:
K kd = Ur / Uv = -Rht/R1 = -3/1 = -3 4.2.2 Kết quả mô phỏng và lý thuyết
Hình 40.20 Kết quả mô phỏng mạch khuyếch đại đảo t(s) Uvlt(V) Urlt(V) Uvmp(V) Urmp(V)
Bảng 40.2 Số liệu Uv và Ur theo mô phỏng và lý thuyết
Nhận xét: Số liệu mô phỏng có sai số không đáng kể so với lí thuyết, lý thuyết được chứng minh.
Mạch cộng không đảo
Hình 40.21 Sơ đồ mạch cộng không đảo
4.3.2 Kết quả mô phỏng và lý thuyết
Hình 40.22 Kết quả mô phỏng mạch cộng không đảo
Nhận xét: Số liệu mô phỏng có sai số không đáng kể so với lý thuyết, lý thuyết được chứng minh.
Mạch cộng đảo
Hình 40.23 Sơ đồ mạch cộng đảo
4.4.2 Kết quả mô phỏng và lý thuyết
Bảng 40.3 Kết quả mô phỏng mạch cộng đảo
Ur = -19,798 (V) = Ur (theo lý thuyết)
Nhận xét: Số liệu mô phỏng có sai số không đáng kể so với lý thuyết, lý thuyết được chứng minh.
Mạch trừ
Hình 40.24 Sơ đồ mạch trừ
4.5.2 Kết quả mô phỏng và lý thuyết
Hình 40.25 Kết quả mô phỏng mạch trừ
Nhận xét: Số liệu mô phỏng có sai số không đáng kể so với lý thuyết, lý thuyết được chứng minh.
ỨNG DỤNG IC SỐ
Biểu diễn 1 phép logic dưới dạng bảng trạng thái
Bảng chân lý của phép logic trên là:
Bảng 50.4 Bảng chân lý của phép logic X b Mô phỏng phép logic trên thành các phần tử logic gate:
Hình 50.26 Mạch biểu diễn phép logic X
Bảng chân lý thu được từ mạch:
Bảng 50.5 Bảng chân lý thu được từ mạch
Tối thiểu hóa hàm logic bằng bìa Karnaugh
a Tối thiểu hóa phép logic phức tạp
Hình 50.27 Mạch của phép logic phức tạp
Vậy phép logic sau tối giản hóa trở thành: X =A C+A C
1 1 0 b Mô phỏng lại bẳng mạch logic tối thiểu hóa Bảng chân lý thu được từ mạch logic là:
Mạch logic NAND
Mạch logic NOR
Các cổng logic
Hình 50.30 IC số họ TTL cổng NOT
Bảng chân lý thu được
Hình 50.31 IC số họ TTL cổng AND
Bảng chân lý thu được từ mạch
Hình 50.32 IC số họ TTL cổng OR
Bảng chân lý thu được từ mạch
Hình 50.33 IC số họ TTL cổng NOR
Bảng chân lý thu được từ mạch
Hình 50.34 IC số họ TTL cổng NAND
Bảng chân lý thu được từ mạch
Hình 50.35 IC số họ CMOS cổng NOT
Bảng chân lý thu được từ mạch INPU
Hình 50.36 IC số họ CMOS cổng AND
Bảng chân lý thu được từ mạch
Hình 50.37 IC số họ CMOS cổng OR
Bảng chân lý thu được từ mạch
Hình 50.38 IC số họ CMOS cổng NAND
Bảng chân lý thu được
Hình 50.39 IC số họ CMOS cổng NOR
Bảng chân lý thu được
