Luận văn thiết kế bộ chuyển Đổi số tương tự 8 bít sử dụng công nghệ bán dẫn cmos

6 Hình 3.4-1 Một số hiệu ửng hai chiều làm cho các kích thước của các phản tử của vi Hình 3.4-2 Minh họa dối tượng Á và đổi tượng Ð được matching như thế nào với sự Linh 3.4-3 Cac phan

DAI HOC QUOC GIA HA NOI

TRƯỜNG ĐẠI HỌC CÔNG NGHỆ,

NGUYÊN MẠNH PHƯƠNG

THIET KE BO CHUYEN DOI SO - TƯƠNG TỰ

8 BÍT SỬ DỤNG CÔNG NGHỆ BAN DAN CMOS

Ngành: Công nghệ Điện tử- Viễn Thông

Chuyên ngành: Kỹ thuật Điện tử

1

LOT CAM DOAN

Tôi xin cam đoan toàn bộ những nội dung và số liệu tong luận văn thạc sỹ

“Thiết kế bộ chuyên đổi số - lương tự § bit str dung sông nghé bin din CMOS” la do

tôi tự nghiên cứu và thực hiện

Hoe viên thực hiện luận vẫn

Nguyễn Mạnh Phương

ộ mì vì phân (Differential Nonlinearity, DNL) ¬-

226 oh tuyển tich phan (Integral Nonlinearity, INT.) 14

1.26 Tỉ số tin hiệu trén tap am (Signal-to-Noise Ratio, SNR) 18

Chuong 2- CAC KIEN TRUC CO BAN CUA HỘ CHUYỂN ĐÔI SỐ - TƯỜNG TỰ

19

2.1 Mã đầu vào số (Digital Input Code) sexy sexy 19

trúc chuối diện trở ( Resistor String) — - veo 19 trúc mạng thang điện trở R-2R ( R-2R Ladđer Network) 20 inte Steering dong dién ( Current, Stecring) 22

2.6 DẠC tuân hoàn (Cyelie ĐAC) ec ¬— ¬— —-

Chương 3 TÔNG QUAN VẺ CÔNG NGHỆ CMOS ¬— vee BB

3.1.6 Quang khắc (Photohthography) sexy sexy se 34

4.1 Mô bình tin higu lon (Large- Signal Modelling) ve 62

3

4.2 Mé hinh tin higu nhé (Small-Signal Modelling) ¬— —-

4.2.2 Mô hình tín hiệu nhỏ trong vủng triốt va cut-off ¬— —- 4.3 Các mô hình MOS cao cap (Advanced MOS Modelling) 71

4.3.1 Các hiệu ứng kênh ngắn (short-channel effeots) sexy ¬

5.3.4 B6 ap ma thermometer

5.3.5 Khối tao dong phân cục

5.3.6 Khéi tạo dòng DAC

3.3.8 Khối chuyển đổi đồng điện — điện áp,

5.3.9 Sơ đỗ mạch điện, sơ đỏ layout và kết quả mô phóng của chip DAC 113 KẾT LUẬN

TÀI LIỆU THAM KHẢO

PHULUC

Phụ lục A Kí hiệu và mô hình của cáo phân tử mạch

Phụ lục B Cáo mẫu vẽ thể hiện các lớp layouL khe

Phụ lục C Cáo quy tắo layout của công nghệ CMOS 0.6m 132 Phụ lục I2 Sơ đỏ mạch điện và layout của các công loại 146

4

DANH MUC CAC BANG

Bang 2.1-1 Cac ma du vio số sử dụng cho các bộ chuyển đổi số-brtmp Lự 19

Bang 2.6-1 Đầu ra của bộ DAC 6 bịt với ƒ„„ =5V keHe re —-

Tiäng 27-1 Dẫu ra của bộ DAC đường dng với „uy =5V 27 Bảng 3.3-1 Tóm lắt tuột số đặc tính cña các phẩu tử thụ động của công nghệ CMOS

Bang 5.1-1 Các chỉ định của bộ chuy

Bang 5.1-2 Các chỉ định định thời của bộ chuyển đổi số - tương tự

Bang 5.2-1 Chức năng của các tín hiệu điều khiển

lăng 5.3.2-1 Lioạt động chức năng của RSE

Bang 5.3.3-1 Bang chân lý của khôi điều khiến

Bảng 5.3.4-1 Bảng chân lý oủa bộ lập mã Thermemeter

Bảng 5.3.9-1 Kết quả mồ phỏng các chí dịnh ola DAC -

Bảng 5.3.9-2 Kết quả mô phỏng chỉ định định thời của ĐÁC ở Vạn 2,

Linh 1.2.1-1 Ví dụ về độ phí tuyên vị phân của bộ DAC 3 bứ ¬-

Hình 1.3.1-2 Đặc tuyến DNT, cña bộ DAC 3 bit khong 5 tưởng 14 Hình 1.2.2-1 Cách xác định INL của bộ DAC ¬— ¬— ¬—¬-

Hình 23-2 L2 Sử lựg ay in mach giả dễ bù điện trở chuyển mạch 22

Hình 2.4-1 Kiến trúc tổng quát của DAC steering dòng điện 22

-3 (a) Đầu ra của bộ DAC sIeering dòng điện 3 bút và (b) Đầu vào mã DAC steering dòng điện sử dụng các nguồn đồng trọng luong nhj phan, 23

Hình 2.5-1 (a) DIAG tf Ié điện tính (b) Mạch Lương dương với bit MSB 1, cac bịt khác

Tình 2.7-1 Bộ chuyến đối số - tương tự đường ảng 26

Hình 3-1 Phân loại công nghệ mạch tích hap sử đụng ch chât bán din silic 28 Linh 3.1-1 Wafer bán dẫn HH Hee —-

[inh 3.2-1 Cầu trúc vật lý của transistor MOS kênh n và kênh p trong công nghệ mảng m"

Tlinh 3.2-2 Mặt cắt ngang của transistor kênh n với tat cả các cục được nổi đết 38

Hình 3.2-3 Mat oft ngang của bamsistor kênh n với vạy nhổ và vạy >> 41 Hình 3.2-4 Khi v„y tăng cho đến khi xạ, <¥,, kénh tré thanh pinched off & drain 43 Hình 3.2-5 Đặc tuyển í„ vạ„ycủa transistor MOB l tưởng 4

Hình 3.3-1 Các tụ điện MOS D8 (0) Silic da tinh thé - ôxít kênh (b) Silic đa tỉnh thể -

Tinh 3.3-2 Các cách khác nhau đẻ tạo các tụ điện sử dụng các lớp kết nỏi có sin (a) Cấu trúc cáo bản cực theo chiều dọc (b) Cấu trúc các bản cực theo chiều ngang 47 Hình 3.3-3 Các điện trở (a) điện trõ khuếch tán (b) điện trở silc da tinh thể (c} điện trở

BODE Da N"" .ẻốố sexy sexy SH xxx đỘ

6

Hình 3.4-1 Một số hiệu ửng hai chiều làm cho các kích thước của các phản tử của vi

Hình 3.4-2 Minh họa dối tượng Á và đổi tượng Ð được matching như thế nào với sự

Linh 3.4-3 Cac phan tit duge dit trong su có mặt của mét gradien (a) Layout khéng

Tlinh 3.4-4 Tụ điện ở (a) sẽ thay đối giá trị khi các bản cực đi cue én Tuy dign 6 (b) ít nhạy cắm với sự di chuyên của cáo bản gực corrirrrirrree 54 Tlinh 3.4-5 Minh họa layout tụ điện sử done đa giáo để xắp xi một bình trên để tối

Hình 3.4-7 Ví dụ Tayout một tn msistor MOS

Tinh 3-4-8 Vi du layout transistor MOS (a) 46i xing gương (b) PLI (c) hai transistor chia sẽ một source chung va duge layout dé dạt được cả PLI va common-centriod (d)

Hình 3.4-9 Ví dụ layout (a) điện trổ khuếch tản hoặc diện trở silíe da tinh thé và (b)

Hình 43-1 Mô hình transistor MOS kénh n với sự giêm độ ink doug 72 Hình 4.3-2 Dòng điện đrain — để bị gáy ra bởi các cặp điện tử - lỗ trồng được tạo bởi

sự lôn hỏa do va chạm ở dầu cuối drain của kênh ¬- see 73

Hình 5.1-1 Sơ đề định thời cho ghú dữ liêu song song 76

Tlinh 5.2-1 Sơ đỏ khối chức năng của bộ chuyển đôi số - tương tự 76

Hinh 5.2-2 So dé dinh thời cho việc ghi dữ liệu số vào thanh ghi dẫu vào (/P REG) va

Linh 5.3.1-1 Ki hiệu (s) và sơ đề mạch (b) của khỏi Logic Input een BO Hinh 5.3.1-2 Ki hiéu (a) va so 46 mach (b) ctia mach logic_in 80 [inh 5.3.1-3 Die tuyén truyền đạt của trigơ Sehmmit sec vee BL Hình 5.3 1-4 Kết quả mô phỏng ngưỡng logie của mach logic_in @ VDD 3V và

Hình 5.3.1-5 Kết quả mô phỏng đặc tính chuyên mạch của mạch loeïc_in ở VDD = 3V

82

Ilinh 5.3.1-6 So dé layout ciia mach logic_in sexy sexy cose BB

Hình 5.3.2-1 Ki higu (a) va sơ đỗ mạch (b) của DEE1 a

".-7

Hinh 5.3.2-2 Két qué mé pheng hoat dong cia DEBT TH cee BS

Hinh 5.3.2-4 Ki higu (a) và sơ dỗ mạch (b) của DEF2 a s86

Hinh 5.3.2-9 Ki higu (a) va sơ dỗ mạch (b) của thanh ghi 15bits sense BD

Hình 5.3.3-2 Kết quả mô phỏng hoạt dòng của khất diều khiến eee AL

Linh 5.3.4-1 Tôi thiểu hóa sử dụng bảng Karnaugh TH nn)

Tình 5.3.4-3 Kết quả mô phỏng hoạt động của bộ lập m4 Thermometer 96

Hình 5.3.4-4 Sơ dễ layout của bộ lập mã Thennơmeter seo ĐỘ Tlinh 5.3.5-L Sơ đề mạch của khối tạo dòng phân cực (PIAS) 9

Hình 5.3.5-3 Sơ để layout của khối tạo dong phân cực 99

Tlinh 5.3.6-2 Két quã mô phỏng vòng hở của mạch tạo điện áp phân cực 102

Hình 5.3.6-3 Sơ dỗ layout của mạch tạo điện áp phân cực 1

Tình 5.3.6-4 Ki hiệu (a) và sơ ạ - 103

Hình 5.3.6-5 Ei hiệu (a) và sơ dỗ mạch (b) của nguồn dòng Lồiumil 104

Hinh 3.3.6-7 So đỏ layoot của nguôn dong 16lunit,

Linh 5.3.7-3 Ki higu (a) và sơ đồ mạch (b) của Driverl6x seo TW Hình 5.3.7-4 Sơ đồ layouL của driver cho nguồn động TuniL 108 Linh 5.3.7-5 So dé layout ctta driver cho nguén dong 16lunit - «108

TTinh 5.3.8-L Sơ đề mạch của khỏi chuyển đổi đòng điện — điện áp 109

Hình 5.3.8-2 Sơ đề mạch của mạch OAMP cu senoreoirreee 11

Hình 5.3.8-3 Kết quả mô phông vòng hở của khôi V trong trong hop Vour— Varn

1ình 5.3.9-1 Sơ đồ toàn mạch của bộ chuyển đối số - tương tự 8 bit T14

Hình 5.3.9-2 Sơ đồ chân ra của bộ chuyển đổi số - tương lự 8 bịt 115 TTinh 5.3.9-3 Kết quả mô phỏng điện áp ra tương tự theo từ mã số đầu vào ở

8

Hình 5.3.9-4 Kết quả mỗ phóng thời gian thiết lập cúa diện áp ra tương tự ở

Vpp=5,5V, Vagr=Vnp/2,C¡=100pF, Rr=10k©, D7-D0 thay đổi tù 00h tới Fh 117

Hình 5.3.9-5 Kết quả mỏ phỏng thời gian thiết lập oda diện áp ra tương tự ở

Von’ Vppr=Vpn/2.C¡=100pE, Rị=1 0k6, D7-D0 thay đối từ 00h tới FFh 117

1ỉnh 5.3.9-6 Kết quả mỗ phóng ảnh hướng của điện áp nguồn lên điện áp đầu ra tương

tưở Vạn 3,3V, Vnpe Vnn/2,Vour Vwee, Cr 100pF, Ry, 10kQÖ 118

Trinh 5.3.9-7 Kết quả mô phỏng đòng tiểu thụ của chip DAC & Vpp’ / và

Hình 5.3.9-I 0 Kết quả mô phỏng đặc tính định thời

THỉnh 5.3.9-11 Sơ đỏ layout của chip DAC 8 bít

Hình DI-L Kí hiệu (a) và sơ đồ mạch (b) của cổng đão 146

Hình ID1-2 Sơ để layoat của công dio mm sexy 146

Hình D3-1 Kí hiệu (a) và sơ đồ mạch (b) của cổng và đâo 2 đâu vào 147 1Tỉnh D2-2 Sơ đỗ layout của cổng và đảo 2 đầu vào 147

Hình D3-2 Sơ đồ layout của cổng công đão 2 đầu vào 149

MỞ ĐẦU

Cáo bộ chuyển đổi dữ liệu cung cấp liên kết giữa thế giới thể giới lương lự và

các hệ thẳng số và được thục hiện bởi các phương tiện là các mạch lây mẫu, các bộ

chuyên dỗi tương tự - số và cáo bộ chuyên đối số - tương tự Với sự tầng sử dụng tỉnh

toán và xử lý tín hiệu số trong các ứng đựng như xử lý ảnh, đo lường, điện tử tiêu đùng,

và truyền thông, các hệ thống chuyên dỏi dữ liệu ngày cảng được mở rộng vả phát triển

Mục tiêu của luận văn nay 1a đưa ra một thiết kế cụ thể chịp biển bối số - tương,

tự 8 bịt trên sông nghệ bán dẫn CMOS Nội dưng của luân văn báo gồm Š chương

-_ Chương 1 Tổng quan về chuyển đỗi số - tương tự

Trinh bay vị trí, vai trỏ, các thông số của bộ chuyển đổi số - tương tự

- _ Chương 2 Các kiến trúc cơ bán của bộ chuyển dõi tương tự - số

Trình bày sơ đỏ, nguyên ly hoạt động, các tru nhược điểm của các kiên trúc của bộ chuyên đổi số - tương tự

- _ Chương 3 Tổng quan về công nghệ CMOS

Trình bày các kiến thức cơ bản của công nghệ bán dẫn CMOS oân thiết cho người thiết kể, đó là các quy trình sản xuất bán dẫn, cấu trúc và nguyên

lý hoạt động cơ bản của thiết bị bán din CMOS, van dé layout mach tich

hợp

- _ Chương 4 Mô hình thiết bị MOS

"Trình bảy các mỏ hình cửa transistor MOS, lả cơ sở cho việc tỉnh toán và

mô phông mạch điện -_ Chương 5 Thiết kế DAC

Phần nảy trinh bảy chỉ tiết các tính toán, kết quả mỏ phỏng và sơ đổ layout của chip DAC 8 bít thao kiên trúc steering dòng điện

Tác giả xin giửi lời cảm ơn chân thành và sâu sắc đến Phó giáo sư — Tiền sĩ Trần

Quang Vinh, thầy dã giành nhiều thời gian, tâm huyết hưởng dẫn nghiên củu đễ tác giả

có thê hoàn thiện bản luận vẫn này.

được mô tả là "thế giới trở nêu số hơn mỗi ngày” So sánh với các mạch lương ur

(analog circuit) cimg clnic nang, các mạch số có khả năng chẳng nhiéu (noise) tét hon,

sụ thay đôi của nguồn nuéi và công nghệ Mạch số cho phép thiết kế dé dang hon, co

khã năng, tự động kiểm tra (test automation), và cho phép khả năng lập trình nhiều hơn Nhưng yếu tổ cơ bản đã làm cho các mạch số và bộ xử lý số có mặt trong tất cả các mặt của cuộc sống lá chất lượng (performance) vượt trội của các mạch số, lả kết quả của sự tiến bộ của các công nghệ mạch tích hợp, nhất là công nghệ mạch tích hợp

VLSI (VLSI — Very Large Scale Integration) Na cho php cdc mach sd thé hé moi dal

được tốc độ cao hơn, tích hợp rửiêu chức năng hơn én chip, céng suất tiêu tán thấp,

hơn, giá thành rẻ hon, v.v

Với những ưu điểm như vậy, mạch số ngày càng thay thể các mạch tương tự

cùng chức năng 'tuy nhiên, các mạch số không thể thay thể hoàn toàn được các mạch: tương tự vỉ những yếu tổ sau:

(1) Bản chất tin hiệu xây ra trong, tự nhiên lả tương tự (analog)

(2) Con người nhận thức và nhớ được thông tin 6 dang tuong lu

Hồn nữa, dưới lác động của rên môi trường truyền dần, lím hiệu số có thể bị suy giảm đến mức chứng trở thành so gánh được với nhiễu, lúc đó cần thiết phải xem chúng như

các tin hiệu tương tự

Hình 1.1-1 Giao diện giữa há giới tương tự và bộ xử Ïý số

Để bộ xứ lý số có thể "giao tiếp" với thế giới tương tự, các mạch thu thập và tải tạo lại dit liệu phải được sử dụng Phia fñront end sử dụng các bộ chuyển đổi tương tự - số

(ADCs) dé tha thập và số hóa tín hiệu Phía back end sẽ sử dụng các bộ chuyi

đối số

i

- tuong ty (DACs) dé thuc hign chute ning nguge lai, do la tai tạo lại tín hiệu tương tự

ta tin bigu sd Qué trink nay được mình họa ổ hình 1.1-1

Các giao diện chuyển đổi dữ liệu (đata conversion interface) duge img dung nhiéu trong gác sân phẩm tiên đừng cũng như các hệ thông chuyên dung như là ruáy chơi đĩa

CD (compact disc player), máy quay, điện thoại, medem, vả truyền hình độ phân giải cao (high-definition television: IIDTV), hệ thống hiển thị hình ảnh trong y học, hệ

thông xử lý tiếng nói, dụng, cụ đo đạc, hệ thống điều khiển công nghiệp và rada, v.v

1.2 Các thông số của bộ chuyển dỗi số-tương tự

Tình 1.2-1 là sơ để khối er đổi số đầu ra cửa bộ

chuyển đổi số - tương tụ có thể là điện áp hoặc đồng điện Ở đây, vì ruục đích miều tô bộ chuyến tương tụ (Chú ý

các thông số của bộ chuyền đối số - tương tự nên ta giả sử tín hiệu tương tự ở đầu ra là

điện áp)

Mỗi từ mã N bil 6 diu vào bộ DAC, kí hiệu là D,,D, \„ J2„¡, dược ảnh xạ lới

một giả trị diện áp tương tự va vạ„ được xác định như sau:

13 Bằng việc vẽ đó thị vờ phụ thuộc vào từ mã 72, lá sẽ od d6 thn ham truyền của

“đốn 0 Ole Gli WO <0 HO I) input code, D

Hinh 1.2-2 Hàm truyền lý tướng của bộ DAC 3 bữ

llinh 1,2-2 Ja dé thi ham truyén cia ba DAC 3 bit (Digital input code: mã đầu

vào số, Ideal output voltage inerement: d6 chénh léch điện áp ra lý tưởng của hai từ mẽ

liên tiếp nhau, Idcal siope: dộ đốc lý tưởng) Ô dây giá trì truc tung dược chuân hóa theo „ae, Ta thây răng để thì hàm truyền của bộ DAC là tập hợp các điểm rồi rạc bởi

vị đâu vào là các từ mã với bản chất là tín hiệu rời rạc

Diện áp đầu ra của bộ DAC luôn nhỏ hơn giá trị J7„.„., giá trị lớn nhất, cỏn được gọi là

điện áp toàn thang (Full soale voltage: V„„) được xác định theo biếu thức sau:

Vi du với bộ D/A 3 bít có V„„ = 5V thì ILSB=S/8=O,625V

ữt có ÿ nghĩa nhất (Most signilicant bít: MSI) lá bít ngoài củng bên trái của từ mã, được ký hi

Dụy., Khi bít này thay đối thì điện áp tương tự ở đầu ra thấy đối một

lượng tương ứng bằng 1/2 Pyu„

13

Độ phân giải (Resolution): Đây là đại lượng được xác định bởi số bứ của từ mã Nó

fia tin hiệu tương tụ ở đầu ra đối với một lin liệu

chun Vy Vi du một bộ DAC 8 bịt có thể tạo 2°=256 mức điện áp ra kháo nhau, vỉ vậy có độ phân giải là 1/256=0,0039 hay 0,39%

cho biết sự thay đối nhỏ nhất có thể

1.2.1 Độ phi tuyến vi phân (Differential Nonlinearity, DNL)

Tả hiệu giữa độ chênh lệch thực tổ và độ chênh lệch lý tưởng (bằng 11.8B) ở

đầu ra của hai từ mã liên tiếp DNL tại từ mã n được xác định theo biểu thức sau

DRE, —|vour) Voor( DỊ LẬP

trong do vq, (la gia trị ở đầu ra thục tế của bộ DAC tai tiv man

™ Ideal 2+ &— Ideal hei

68 al slope: we! eight

wae — 0.25 x Ideal height

“ Ma" 5 x Ideal heigte

os / 1S x [deal height

— Idea hei

° OM) 001 O10 O11 100 Tor 1:0 LL , Digital NH Cade, D

Hình 1.2.1-1 Vi du vé độ phủ tuyến vi phân của bộ DẠC 3 br

Hình 1.2.1-1 che ví đụ về DNL (1deal height: độ chênh lặch điện áp ra lí tưởng

của hai từ mã liên tiếp) Tại tử mã 001, giả trị thực tế bằng giá trị lý tướng vi vay

DNL, tương tự, ta có DNL¿=0 Tại từ mã 011, mức chêch lệch giữa tử mã 011 và

từ mã kể nó là từ mã 010 bằng 1,5 lân L8 vi thể DNL,=1,5 L8-1 LSB=0,5 LSB

Tương Lự, ta xác định dược gia ti DNL cho các từ rã còn lại là:

DNL,=0,5 LSB-1 LSB=-0,5 LSB DNL;=0,25 LSB-1 LSB=-0,75 LSB

14 DNLạ=1,75 LSB-1 L8B=0,75 L8B DNL, 1 LSB-I LSB OLSB

Nội chúng thì một bộ DAC sẽ có DWL nhỏ hơn + 4 LSB néu nó có độ chính xác N bit Vì vây một bộ DAC 5 bắt với DNLE0,75 L8D thực té eó độ phản giải của bộ DAC 4 bit mà thôi Nếu DNL của một bộ DAC nhé hon -1LSB, thi b6 DAC đó được

cho ring là nonmonotonic (không đơn điệu), nghĩa là điện áp tương tự ở đầu ra không, luôn luôn tăng khi tử mã số ở đầu vào tăng Bộ DAC nên luôn có tỉnh monotonic nếu muốn thực biện chức năng không, cỏ lỗi Dưới dây là dỗ thị DNL của bộ DAC 3 bít có

điểm Lương ứng nằm trêu đường thẳng tham chiếu nỗi giữa giá trị đầu tiên và giá trị

cuối cừng ở đầu ra của bộ chuyển déi Thông số này xác định độ tuyến tính của đặc

tuyến hăm trưyên của bộ chuyển đối só-tương tụ Biếu thức xác định INL tại từ mã n, +kí hiệu la INLạ, là như sau:

INL, Giá trị dầu ra bộ DAO tại từ mã n Giá trị của diễm tương ứng trên dưỡng

tham chiếu tại từ mã n

15

Reference line drawn

through the end points

Tiân tiên đường tham chiêu được vẽ qua giá trị đầu tiền và giả trị cuối cừng (Straighi-

line through first and last output points) INL bằng 0 đối với các mã mà ở đó giá trị đâu ra nằm trên đường tham chiếu nay, vi thé INL = INLy = INLg = INL; = 0 Chi cae cầu ra tương ứng với mã 001, 011 và 101 là không nằm trên đường tham chiêu Ở mã

001 va O11, gid wi dau ra dêu lớn hơn giả trị dường tham chiếu một lượng là 1⁄4 LSB, vi

thế INLạ = INL¿ = 0,5 LSB Tương tự INL¿ = -0,75 LSB

Digital

inpne code, D

Hinh 1.2.2-3Dée tuyén INL cia b6 DAC 3 bit khong I tedng

Cũng cĩ một số phương pháp khác được sử dụng d8 do INT C6 phuong pháp so sánh giá trị đầu ra với đường tham chiều li tưởng (chính là đặc tuyến hàm truyền lý tưởng của bệ DAC), khơng tính đến vị trí của giả trị đâu ra đầu tiên và giá trị đầu ra cuối

cùng Nếu bộ DAC cĩ lỗi gạn (gain error) hoặc lỗi offset (ofiset error), thi những lỗi

này cũng được bao hảm trong TNL

Phương pháp khác, dược gọi là phương pháp “best-fit”, cd gang tdi thiéu INL bang cách xây dựng dường tham khảo sao cho nĩ di qua gan nhất cĩ thể dối với phân lớn các giả trị dầu ra Mặc dù phương pháp này tơi thiểu TNL, nhưng nĩ vẫn khơng dược sử dung rộng rãi băng phương pháp trong đĩ đường tlưưn chiều là đường thẳng nổi giá trị đầu ra đầu tiên và giá trị đầu ra cuối cùng

000 001 010 O11 190 101 LÌ0 111 input code, D

Linh 1.2.3-1 Minh hoa 18i offset cta b6 DAC 3 bit

1.2.4 LGi gain (Gain Error)

Một lỗi gain (Gain Error) tan tai néu d6 déc (slope) của đường best-Bt qua hàm truyền khác độ đốc của đường best-fit đổi với trường hợp li tưởng Lỗi gain được xác định theo biểu thức sau:

Gain error Dé déc hi teéngfideal slope) Dé déc thye té (actual slope)

Sua Vege

Heal slope

000 001 O10 011 180 HÔI iÍQ HỊ — P22, 02

Hình 1.3.4-1 Minh họa lỗi gam của bộ I2AC 3 bù

1.2.5 Độ tré (Latency)

Lá khoảng thời gian từ lùc từ mã số đầu vào thay đổi đến thỏi điểm giả trị đầu ra tương,

tự đạt tới giá lrị thiết lập với nội sai số chỉ định

1.2.6 Ti sé tin higu trén tap Am (Signal-to-Noise Ratin, SNR)

SNE dược xác dịnh bằng tí số công suất tin hiệu trên tạp âm ở đâu ra tương tự

1.2.7 Đãi động (Dynamic Range, DR)

Dãi dộng được xác dịnh bằng tỉ số tin hiệu ra lớn nhất trên tia hiệu ra nhỏ nhất Dái động của hộ DAC N bịt bằng:

19

Chương 2 - CAC KIEN TRUC CO BAN CUA BO CIIUYEN BOI SO -

TUONG TY

2.1 Ma dau vao sé (Digital Input Cadc)

Trong nhiều trường hop, tin hiệu số không được cung cấp đ dang mã nhị phân

(binary code) m& 6 dạng mã khác như mã BCD (Binary-Coded Decimal), má

thermometer, ma Gray, số ba hai (two's complement),v.v [1] Dudi day 14 bang so

Béng 2.1-1 Các mỡ đầu vào số sú dụng cho các bộ chuyển đổi số-tương tực

2.2 Kiến trúc chuỗi điện trở ( Resistor Strìng)

Kiên trúc DAC cơ bản nhất [6,9,10] được vẽ ở hình 2.2-1a Kiến trúc này bao

gềm một chuỗi điện trở với 2” điện trở giểng nhau và các chuyển mạch, đầu ra tương,

tự đơn giản một trong những giả trị điện áp được tạo ra nhờ sự phản áp của các điện:

dau ra sé tiên được đảm bao tinh monotonic

Một vấn đề với bộ chuyển đổi loại này là đầu ra bộ chuyển đổi luôn được kết nối tới 2“ chuyển mạch, trong đo chỉ có mốt clmyển mạch được đóng Đối với độ phân

giải cao, số lượng chuyển mạch tên tại một lượng lớn dụng kháng

ký sinh xuất hiện ở mút ra, hệ quả đổi sẽ giảm đi Một cầu hình kháe tốt hon cho b6 DAC dang chuỗi điện trỏ được vẽ 6 hinh 2.2-1b Ở đây, một mang

20

chuyển mạch được tổ chức theo dạng cây nhị phân dâm bảo rằng dầu ra dược kết nổi

tới một chuyển mạch đồng và một chuyển mech md, vì vậy dưng kháng

sinh ð núi T8 số nhỏ hơn, vị thê táng töc độ chuyển đôi Tín hiệu điều khiến mang chuyen mach ba

từ nhị phân đầu vào vì sầu trúc lỗ chức đạng cây của mảng chuyển rạch

Một vẫn đẻ khác đối với DAC đạng chuỗi điện trở là sự cân bằng giữa điện tích

và công suất tiểu tán của bộ chuyển đổi Đôi với độ phân giải cao, bộ chuyển đổi sẽ chiếm diện tích chip lớn bới vì một số lượng lớn các thành phần thụ động (passive components), là các điện trớ Mặc dủ có thể giảm giả trị của các điện trở đẻ tôi thiểu điện tích clúp, nhưng khi đồ công suất Liêu lân sẽ trở thành vận để quyết định vi dong điện luôn chây qua chuối điện trỗ trong toàn bộ khoảng thời gian bộ chuyển đổi hoạt

động

Your

Hinh 2.2-1 (a) B6 DAC chuỗi điện wre don gidn (b) Sit dung mang chuyén mach nhi

phân đề giảm dụng kháng Kỹ sinh & déu ra

2.3 Kiến trúc mạng tháng điện trở R-2R ( R-2R Ladder Nebwvork)

Câu hình này [6,9,10] sử dụng ít điện trở hơn câu hình chuỗi điện trở đã xét ở trên Nó bao gồm một mạng các điện trở E và 2R xen kế nhau như trong hình vẽ 2.3-1

Vere Vase Rae Roe

Hinh 2.3-1 Kién inte DAC mang thang dién tro R-2R

Bat dau từ đầu cuối cũng bên phái của mạng, trở kháng nhỉn vào bên phái của bal ky nút nào Lới đất (ground) dêu là 2R Đầu vào số quyết định liệu mỗi diện trở sẽ được chuyển rạch tới đất (ground) hoặc tới dầu vào đảo của bộ khuyếch đại thuật toán Điện áp tại mãi nút liên hệ với V„z; theo mối quan hệ trọng lượng nhị phân

(binary-weighteđ relationship) được tạo nên bởi đặc tính chia áp của mạng thang điện

trở này, lổng dòng điện chay ty V,,, la không đổi, vị điện thế tại đâu dưới của mỗi

điện trở được chuyên mạch luôn là QV (hoặc ground hoặc

hiện ở hình 23-1, nó có dang“, vei r= LN)

Điện áp tr, vuự> phú (huộc vào " điện chấy qua điện trở hồi tiếp Ry như sau:

trong do t,o, lả tổng dòng điện,giá tị của nó được xác định bởi dâu vào số:

= „

với D, la bit thử k của từ mã đầu vào với một giá trị hoặc là Ó hoặc lá 1

Giống như kiến trúc chuối điện trở, kiến trúc nảy cũng yêu cầu matching tét dé dam bao độ chính xác cho bộ chuyển đổi Vì thế, điện trở của các chuyển mạch phải nhỏ,

bay là điện áp rơi trên mỗi chuyển mạch phái nhỏ để giám thiêu lỗi chuyên đôi Một

cách dễ loại hỗ vẫn để này là thêm cáo chuyển mạch giã (đumnny) như thẻ hiện ở hình 2-3-2 Các chuyển mạch duruny này có trở kháng bằng mội nữa trở kháng của chuyển

mạch thực (AR), và chúng được đặt nối tiếp với mỗi diện trở nằm ngang có giá trị là

R Tống trẻ kháng của bắt kỳ nhánh ngang, kí hiệu 7È, là:

ware (233)

Trở kháng của bắt kỳ nhánh đọc là 28— A#, nó băng 2 lần giá trị của nhánh ngang Vì

vậy quan hệ # —2R` vẫn được duy Irì

Tình 2.3-2 Sử dụng chuyén mach gid dé bit dign iré chuyén mach

2.4 Kiên trúc Steering dòng điện ( Current Steering)

Hình 2.4-1 minh hợa cấu hình tổng quát cho bộ chuyên dỗi số - tương tự kiểu curent siearin |6,1Ó|, Cầu hình nảy yêu cầu một tập uáo nguồn dòng, mỗi nguồn đồng có giá trị dòng điện là 7 Bộ DAC K bù sẽ có 2Ÿ ~1 nguồn đồng, đi liển với

chúng là tập 2# -1 chuyển mạch được điểu khiển bởi các tín hiệu nhị phân

D.,D,,.,D.» Tín hiện điều khiển này sẽ quyết định nguồn đòng tương mg được kết

nổi tới ¿„„„ hoặc nút khác (trong trường hợp nảy là grơund) Dòng ra tổng, ¿„„„, có dải

Hinh 2.4-1 Kién tric tng quat cia DAC steering dong diện

Đầu vào số có dạng của mã thermometer Ma nay sé 1a tal ea 1 Lir bit LSB dén giá trị của bịt thứ k, Ø,, và tất cả là 0 ở trên nó Vì vậy cầu hình này yêu câu sử đụng,

tộ lập mã thermorueler

Một kiên trúc cumrenml gieering khác được vẽ ở hình 2.4-2

Kiến trúc nảy sử dụng các nguồn dòng trọng lượng nhị phân, vị thể chí yêu cầu

N nguồn dòng Vì các dòng là trọng lượng nhị phân nên mã đầu vào có thể là mã nhị

phân đơn gián, không phải sử dụng bộ lập ¡nã thermometer

Một ưu điển eda DAC purrent giecring là khả rằng drive dong cao Vì không,

cần bộ đêm ở dầu ra dé drive tdi điện trở nên những DAC này thưởng được sử dung trong các ứng đựng tốc độ cao Độ chính xác cân thiết đế tạo độ phản giải cao phụ thuộc vào mức độ matching của các nguồn đóng, Ví du, nếu một bộ DAC 13 bịt được thiết kế sử dựng kiến trúc này, thì sẽ có 2'”-1=B191 nguồn déng "cu tri” trong chip (một số lượng không hề nhỏ), Dối với các nguồn dòng trọng lượng nhị phân (binary- weight), chi 13 nguồn dòng được yêu cầu nhung giả trị dòng của nguồn dùng lớn nhật

sẽ gấp 2“ 2? 4096 lần nguồn dòng nhỏ nhất, Nếu đòng dién nhỏ nhất, 7, dược chon Ia 5pA, thì nguồn dong lớn nhất sẽ là 20,48m.A t

Hình 2.4-3 (a) Dau va cia bd DAC steering dong dién 3 bit

và (b) Dau vao md thermometer

Một vẫn để khác của kiến trúc này là có glitch lớn ở đầu ra khi từ mã đâu vào thay đổi Vì cdc nguồn đông dược kết nổi song song, nếu một trong các nguồn

24

dòng dược ngất, nguồn dòng khác dược dẫn thi mét glitch oé thé xay ra & dầu ra nếu

việc đổng bộ sao cho cả hai nguồn đồng được dẫn hoặc ngỗi cùng một thời điểm

không được thực liện chính xác

2.5 DAC ty lé điện tích (Charge Scaling DAC)

DAC tỷ lệ diễn tích |6,9.10 là kiến tric DÁC dược sử dụng phỏ biển trong công nghệ CMOS, sơ dỗ của nó được vẽ ở hình 2.5-1a Kiến trúc bao gồm một mắng song song của các tụ diện trọng lượng nhị phân, cỏ tổng là 2Œ, dược nỏi tới một bộ khuếch đại thuật toán Ban dẫu các tụ dược xã diện hoàn toán, mỗi tạ diện sẽ dược

chuyển mạch hoặc tốt 2w hoặc to đất (ground) phụ thuộc vào từ rnã sô đầu vào

Diện áp tương tự ở đầu ra, v„,„, là hàm của sự chia áp giữa các tụ điện này

Hình 2.5-Ib là mạch tương đương trong trường hợp bịt MSB=I, còn các bít khác bằng 0 Để thấy v„ trong trường hợp này bằng:

oar

Một hạn chế của kiến trúc này là sự tôn tại cúa dung kháng kỉ sinh của bộ khuếch dại

thuật loớn ở bản cựơ trên của mông lụ điện Điển nảy ngăn côn viê

ữ dựng kiến trúc nảy để làm bộ chuyển đổi dữ liêu có độ phân giải cao Một cải đặt tốt hơn sẽ sử dụng,

bộ tích phân tụ chuyển mạch (switched-capacilor integrator) Ham anach drive (driving cireuit) thay cha bộ khuếch đại thuật toán

2.6 DAC tuần hoàn (Cyclic DAC)

DÀC tuần hoàn [9,10] si dụng chỉ một cặp của các thành phần dơn giân để thực hiện sự chuyên đổi Như ở hình 2.6-1, một bộ cộng thục hiện cộng V„„ hoặc đất tới tín hiệu hỗi tiếp (feedback signal), phụ thuộc vào các bít ở đầu vào Một bộ khuếch đại với hệ số khuếch đại lả 0,5 dua điện áp ra quay trở lại bộ tổng sao cho đầu ra ở cuỗi mỗi chư kỳ là phụ thuộc vào giá trị của đầu ra ở chu kỷ trước đó Các bịt vào được dọc ở dạng ndi tiếp, Vì th, sự chuy:

26

Độ chỉnh xác của bộ chuyển déi nảy sự phụ vào vải yếu tố Hệ số khuếch dại của bộ

khuệch đại 0,5 cần chính xúc cao (bên Irong độ chính xác của bộ chuyển đổi) và nó

thường được tạo với các lụ điện thụ động (passive capacllor) Tương tự, bộ cộng và

mạch lấy và giữ mẫu cũng sắn có độ chỉnh xác N bil

Bang 2.6-1 Dau ra cita b6 DAC 6 bit vei Vinge SV

2.6-1 thể hiện giả trị đầu ra của bộ DAC tuân hoàn 6 bịt theo từng chủ kỳ

xung nhịp với từ mã vao 14 D,D,D.D,D,D, —110101, va Vege =5V

Bang

2.7 DAC đường ống (Pipeline DAC)

Bộ chuyển đổi tuân hoàn N bịt cần N chủ kỳ xung nhịp để hoàn thành một sự chuyến đổi Thay vi đưa đầu ra trở lại đầu váo mỗi lần, clrúng ta có thể mở rộng bộ chuyển dỗi tuần hoàn thành ÑN lâng, trong dó mỗi tăng thục hiển một bít của sự chuyển

đổi tuần hoàn tac nén b6 DAC duos got 1a DAC đường ông [9,10] Sơ đỏ của bộ chuyển đối được vẽ ở hình 2.7-1

dỗi Sự mỡ rộng của bộ chuy

1Rình 3.7-1 Bộ chuyển đôi số - Hương tự đường ống

Ở dây tin hiệu dược dưa xuống "dường ổng" và trong khi mỗi tầng làm việc trên một

qụ chuyển đổi, tẳng trước có thể bãi đầu xử lý sự chuyên đổi tiếp theo Vĩ thể một sự trễ N chủ kỷ khởi tạo được trải qua khi tín hiệu tạo cơn đường xuống đường ông ở lần đầu tiên Tuy nhiên, sau sự trể N chu ky đầu tiên này, mỗi sự chuyển đổi chí xây ra ở

một chủ kỳ xung nhịp.

mạch hơn N lẫn số với kiến trúc DÁC tuần hoàn, như vậy có sự cân bằng giữa lốc đỏ

và diện tích chíp Diện áp ra của tầng thứ n rong bộ chuyển đối được xác định như sau

Hoạt động của mỗi tầng trong đường ống có thể được tom tắt như sau: nếu bít vào là 1, cong Pye (oi dau ra cia ling rước, chịa cho 2, và đưa tới tảng thứ hai Nếu bít vào là

0, don giản chia đầu ra của tảng trước cho 2 vả đưa tới tầng tiếp theo

Ví dụ hoạt động của bỏ DAC đường ống 3 bít cho 3 trường hợp từ mã Ð, — 001,

Øy =110 và D, =10L Giả sử „5V

Tang đầu tiền sẽ làm việc với các DịL J.SĐ của muỗi từ mã, tầng thứ hai sẽ làm việc với

các bil ở giữa và tầng cuối cùng sẽ làm việc với các bit MSB Dựa trên nguyên tắc đường ống, khi bit LSB cửa từ má đâu tiền D,, đuợc xứ lý xong thì bịt LSB của từ

mé thir hai, D,, c6 thé bat dau được xứ lý Tương tự, khi bịt L8H của tẳng thử hai được xit ly xong, bit LSB của từ mã thứ ba, Є, có thể bắt đâu được xử lý Chủ ky chuyển đổi cho tất cá các từ mã sẽ tạo ra ở đầu ra như thể hiện ở bảng 2.7-1 Những cơn số được in dậm thuộc về từ muã đầu tiêu, Є, những con số in nghiêng thuộc về từ mã thứ

hai, Є, và những con số được gạch dưới thuộc về từ mã 7)„

Quá trình chuyển đổi của từ mã đầu tiên, 2,, cân 3 chu kỳ xung nhịp 1, 2 vả 3 để hoàn

thành, v„„„ cho từ mã Ø, là 0,625V, Ở chư kỳ xung nhịp thứ 4 ta cỗ vạ„„ cho từ mã

Ð;, vạy(D,)= 375V Và ở chu kỳ xung nhịp thử 5 ta có v„y„ cho từ mã D.,

28

Chương 3— TÔNG QUAN VẺ CÔNG NGHỆ CMOS

TIai công nghệ mạch tích hợp silic (công nghệ bán dẫn sử đựng chất bán din silic) phổ biển nhất là công nghệ MOS và công nghệ lưỡng cực (bipolar) Bên trong,

mỗi họ này là các nhóm con như được minh họa ở hình 3-1|9{ Trong nhiều năm, công,

nghệ mạch tích hợp silicon chiếm ưu thể là công nghệ lưỡng cực, dược minh chứng, với sự phát triển nở rộ của các TƠ khuếch đại thuật toản và hg TC số TTT (transistor-

islor logic) Bén đầu những năm 1970, công nghé NMOS (n-channel MOS

or kénh n) fa céng nghệ được chọn cho phần lớn các thiết kế mạch MOS Lương

tự và số Dến đầu những năm 1980, thể giới mạch tích hợp VLSI chuyển sang sử đụng céng nghé CMOS pate silicon và công nghệ nảy đã trở thành cảng nghệ chiếm wu thé

cho các thiết kế tín hiệu trộn (mixed-signal design) va mach sé VLSI suét tir do dén nay Gần dây, công nghệ kết hợp cả công nghệ CMOS và công nghệ lưỡng cực, dược gọi là sông nghệ BICMOS, dược phát triển Nó cỏ dược ưu diém của cả hai công nghệ

sông nghệ lưỡng cực và mật độ tích hợp lớn của công nghệ

1Hình 3-1 Phân loại công nghệ mạch tích hợp sử dụng chất bản dẫn silie

3.1 Các quy trình sản xuất bán din MOS co ban

Công nghệ bản dẫn được đựa trên một số bước công nghệ, chúng là phương tiện để chế tạo các phần tử bán dẫn Dé hiểu quy trình chẻ tạo bán dẫn cân thiết phải

hiểu các bước công nghệ này Chúng bao gồm ôxi hóa (oxidation), khuéch tán

29

(diffusion), céy ion (ion implantation), lang dong (deposition), in mon (etching) va quang khic (photolithography)

Quả trinh san sual ban dẫn được bất đầu với vật liêu ilic đơn tỉnh thé (single-

cryslal silieon) Có hai phương pháp đề nuôi cấy các đơn tĩnh thể như vậy Hầu hết vật

liệu đem tỉnh thế được nuôi bằng phương pháp Czocbralski Phương pháp thứ hai,

được gọi lả phương pháp luyện ving (float zone), tao ra các tỉnh thẻ có độ tỉnh khiết

cao và thường được sứ dụng để chế tạo các thiết bị công suất Các tính thẻ thưởng, được nuôi theo hướng tình thé <«100> hoặc <111> Sau quá trình nuôi ta thu được đơn tinh thé co dang hình trợ và có dường kinh 75-300mm va d6 dai 1m Cac tình thẻ hình

trụ này được gỗt mông thành các miếng mỏng, gọi là wafor, có độ đây 0,5-0.7mmm và

kích cỡ là 100-150mm Trơng quả trình nuôi, tình thể được pha tạp (dope) với tạp chất

loại n hoặc loại p để lao ra dé (substrate) loai p hay để loại n Cac dé nay là vật liệu tran đầu cho quy trình sản xuất bán đẫn Mứo độ pha tạp của đề xấp xi 1015 nguyên tử

tạp chât/em”, tương đương với điện trở suất là 3-5 Q.em với để loại n và 14-16 Q.cm

với để loại p

a-type: 3 ren plype: 14-16 Som

Hinh 3.1-1 Wafer bán dẫn

Một lựa chọn khác là thay vì bắt đâu với wafer silíc pha tạp thấp, có thể sử dung water dugc pha tạp mạnh, có một lớp epitaxi pha tạp tháp trên bề mặt của nó Mặc dù water có lớp cpitaxi đốt hơn, chủng có thể cung cấp một số lợi ích như giảm dộ nhạy cảm với latch-up và giảm nhiều (interforcncc) giữa các mạch số và mạch tương tự

trorur các rạch tích hợp tín liệu trộn (mixed-signal mlepraled circuil}

3.1.1 Oxi héa (Oxidation)

Bước cơ ban dẫu tiên của quả trình chế tạo mạch tích hợp là ôxi hóa Ôxi hóa là quá

trình trong đó một lớp ôxit sic (SiOs) được hình ảnh trên bề mặt của wafer Ôxít

phát triễn trên cã phía trong và phía trên của bé mat wafer như chỉ ra ở hình 3.1~2

Thông thudng khoang 56% dé day oxit la G trén be mat gốc trong khi đó khoảng 43%

là ở dưới bề mặt gốc Có hai kỹ thuật ôxi hỏa là kỹ thuật ôxi hóa khô vả kỹ thuật oxi

hỏa ướt Thông thường, độ dày lớp ôxit biển đổi từ 150 Angstrom (1 Angstrom=10°

*m) to 10000 Angstrom cho trường ôxít (tạo cách ly điện giữa các phân tử trong mạch

bản dẫn) Sự ôxi hóa xây ra ở nhiệt độ từ 700 đến 1100 °C, độ dày lớp öxít tỉ lê thuận

với nhiệt độ sử dụng cho quả trình oxi hỏa

3.1.2 Khuéch tan (Diffusion)

Bước cơ bản thứ hai là khuếch tán Khuếch tân trong vật liêu bản dẫn là sự đi chuyên của nguyên tử tạp chất ở bê mặt của vật liệu vảo trong mạng tỉnh thể của vật liêu, tạo niên các vùng bản dân cỏ loại hạt dẫn và nông đô hạt dẫn mong muốn Khuếch tán xảy

ra ở đài nhiệt 46 800-1400 °C Profile mat d6 tap chat trong ban dan la ham ctia mat 46

tap chat trên bè mặt bản dân vả thời gian chất bản dân được đặt trong môi trường nhiệt

độ cao Có hai cơ ché khuech tan cơ bản, chúng được phân biệt bởi nông độ của tạp chất ở bẻ mặt của chất bản dân Một loại khuếch tán giả sử rằng cỏ một nguồn vô han tạp chất ở bẻ mặt (M› em”) trong toàn bộ thời gian tạp chất được cho phép khuếch tân Profile tap chat cho nguồn tạp chát vô hạn nhự một hàm của thời gian khuêch tán được cho ở hình 3.1-3(a) Loại khuếch tản thứ hai giả sử rằng cỏ một nguôn hữu han tap chất ở bẻ mặt của vật liệu Ở thời điểm t=0, giá trị này là Np Tuy nhiên khi thời gian tăng, nông độ tạp chất ở bẻ mặt bản dân giảm như thẻ hiện ở hình 3.1-3(b) (Chủ ÿ M;

là nông độ tạp chất trước khuếch tản của bán dẫn)

3.1.3 Cy ion (Lon Implantation)

Tây là bước xử lý được sử đụng rộng rãi trong sản xuất các phần tử MOS Cay ion la quy trinh trong đó các ion của tạp chất được tăng tốc bởi một trưởng điện tới một vận

tốc cao và cư trú trong vật liệu bán dẫn, Độ sảu thâm nhập trung bình oda cdc ion tap chất biển đổi từ 0,1 tới 0,6 pm, phụ thuộc vào vận tốc và góc tại dé ion dap vào wafer Quy tình

không tích cực về hoạt động điện Vì vậy sau khi

r lon có thể được sử dụng dễ thay thể cho quy trình khuếch tản bởi vì mục dịch của

cả hai quy trình đều là chèn tạp chất vào trong vật liệu bán dẫn Cây ion có một số ưu

33

diễm so với khuếch tán nhiệt Một ưu diễm lá điều khiển chỉnh xác nông dộ tạp chat

với độ chính xảo trong đãi =5% Vì thế cây ion được sử dụng để điều chỉnh 4

ngưỡng của thiết bị MOS hoặc tạo các điện trở chính xác Úu điểm Thứ Hai là cây iơn được thục hiện ở nhiệt độ phòng, Ưu điểm thú ba là cấy ion có thể cây qua mội lớp xnêng, không yên cầu làm sạch bể mặt wafer trước khi cấy Trong khả đó quy trình

khuếch tán yêu câu bễ mặt wafer phải sạch, không có lớp ôzít silio (SiO;) hoặc silieon

(spullering) va Hing dong hoi héa hoc (chemical-vapor deposition: VD) Trong kỳ thuật bay hơi, một vật liệu ở thể rắn được đặt trong chân không và được nung nóng cho đến khi nó bay hơi Các phân tử bay hơi đập vào wafer có nhiệt độ thấp hơn và

ngưng tụ lại thành một màng răn trên bẻ mặt wafer Dộ dày của vật liệu lắng đọng

được quyết định bởi nhiệt độ và khoảng thời gian sự bay hơi được cho phép xây ra

(thường độ dày la Tym) Kỹ thuật phủn xạ sử dụng các ion điện tích dương dé bản phá

cathode, cathode được bao phú bởi vật liệu cân được lắng đọng Vật liệu đích bay vật

liệu bị bắn phá đánh bật bởi sự truyền động lượng trực tiếp va ling đọng trên wafer,

không Tắng đọng hơi hỏa học (CVD) sử dụng một dụ

lắng đong bởi phản ứng hóa học hoặc sự phân ly nhiệt phân ở pha khí, nó xây ra ở vùng xung quanh wafer Kỹ thuật CVD được sử đụng để lắng đong silic đa tinh thể (polysilicon), éxit silic (SiO,) hodc nitric silic (Si;N¿) Thông thường lắng đọng hơi

trình trong đó mộ mảng được

hóa học được thực hiện ở áp suất khi quyển, nó củng có thể được thực hiện ở áp suất thấp hơn để tăng tỉnh khuếch tán Kỹ thuật này được gọi là lắng đọng hơi hòa học áp sudt thip (low-pressure chemical-vapor deposition: LPCVD)

3.1.5 An man (Fiching)

Ăn mòn lả quy trình loại bỏ vật liệu không được bảo vệ khói bề mặt wafer

Hai die tink quan trọng của quy trình ăn muôn là tính lựa chọn (seleclivity) và tính không đẳng hướng (anissoropy) Tính lựa chọn là đặc tỉnh của sự ăn môn trong đó chỉ

lớp mong muốn bị ấn môn mà không ảnh hưởng tới lớp bảo vệ và lớp ở dưới

Âlm.uạ = tắc độ tin mon film ¿ tốc độ Ăn môn mask

33

Tỉnh không đẳng hưởng là đặc tình ăn mỏn theo một hướng của quy trình ăn mòn

Chất ăn mén hoàn hảo sẽ ăn mỏn chỉ trong một hưởng

A = 1- (téc dé ăn mòn hướng ngang / tốc độ ăn mòn hướng dọc)

Thực tế không cỏ tính lựa chọn hoặc tính dị hướng hoàn hao, nhu minh hoa ở hình 3.1-

4 (b) Như minh họa sự thiểu tỉnh lựa chọn đổi với mask được cho bởi độ lớn của a Thiểu tỉnh lựa chọn đối với lớp ở dưới được cho bởi độ lớn b Độ lớn của c thể hiện

mức độ không đẳng hướng Các vật liệu thường được ăn mỏn bao gồm silie đa tính

thể, ôxít silie nitric silic va nhém

Hình 3.1-4 (a) Trước quy trình ăn mon (b) Sau quy trinh én mon

Co hai kỹ thuật ăn môn co ban la 4n mon ust (wet etching) va an mon khé (dry

etching) Kỹ thuật ăn mòn ướt sử dụng các hỏa chat de loai bé vat liéu can được ăn

mon Axit hydrofluoric (HF) duge sit dung dé ăn mon 6xit silic; axit phosphoric

(H;PO,) duoe str dung dé loai bé nitric silic (SijN,); axit nitric (HNO), axit acetic hode hydrofluoic due str dung dé loai bé silic da tinh thé (polysilicon); potassium Iydroxide được sử dụng đề ăn mén silic; và hôn hợp axit phosphorie được sử dụng đẻ

ăn mỏn kim loại Ăn mòn khô hoặc ăn mòn plasma sử dụng các khí bi iồn hỏa, các khi

nảy được lam cho tích cực hóa học bởi một plasma RF Ăn mỏn khô rất tương tự với

các vùng này được thực hiện bằng một quy trình gọi là photolithography

Photelithography là quy trinh truyền một bức ảnh từ một photomask hay cơ sỡ

đử liệu máy tính (computer đatabase) tới một wafer Các thành phần co bản của

photolithography la vat liéu cám quang (photoresist material) va photomask,

photomask được sử dụng để loại bỏ một số diện tích của vật liệu cảm quang bằng tia

cực tim (ultraviolet), trong khi đỏ bão vệ phần còn lại của wafer, Mach tich hop bao

gồm một số lớp khác nhau chẳng lên nhan (lớp kim loại; lớp bản đẫn như silie đa lính

thể, trừ, p+, ; va lop each didn SiO¿, ) để hình thành các thiết bị hoặc phần tử của mạch tích hợp Mỗi lớp được xác định vật lý như là một tập các dạng hình học (tạo ra mask)

Chat cam quang (photoresist) 14 mét polymer hitu cơ có đặc tỉnh có thẻ thay đối

khi được chiếu trong ánh sáng cực tìm Chất căm quang được phân thành chất cám quang âm (negative photoresist) và chất cắm quang dương (positive photoresist), Chat cắm quang dương dược sử dụng dễ tạo một mặt lạ (mask) ở dò các mẫu (pattern) tồn

lai (noi photomask chiin sang tia eye Lim) Cam quang âm tạo một mặt lạ nơi các mẫu

không lỗn tai (noi ma pholomask che phép tra cực tìm di qua) Bước đầu bên của quy

trình quang khắc là phủ chất cảm quang lên bé mặt được lấy mẫu Chất cảm quang

được phủ lên wafer và wafer được quay với tốc độ vài nghìn vòng/phút để phân tán

chất cảm quang đếu khap bé mat wafer Dé dày của chát cảm quang chỉ phụ thuộc vào

vận tốc quay của wafer Bước thử hai là "nướng nhẹ" (soft bake) wafer dé hoa tan (drive off) các dụng môi (solvenf) trong, chất cảm quang Bước tiếp theo là chiếu tia cực tim vào wafer, Sứ dụng chất cám quang dương, những, diện tích được chiếu tia cực

tim sẽ được loại bd bởi dung môi Ngược lại, nếu chất căm quang âm được sử đụng thì

phan điện lích được chiếu tia cực tín sẽ Irở thành Hơ với dưng môi và phần điện tích

còn lại sẽ bị loại bỗ Quá trình phơi sáng (exposing) rồi loại bỏ có lựa chọn chất cảm quang được gọi là đeveloping Các wafer sau quá trình đeveloping sẽ được "nướng

mạnh" (hard bake) ở nhiệt độ cao hơn chất cảm quang còn lại bắm chặt vào wafer

Phản diện tích có chất cảm quang sẽ được bảo vệ khối sự phá hủy của plasma hoặc các

axit trong quá trình ăn mòn Khi chức năng bảo vệ cúa nó được hoàn thành, chất cám quang sẽ được loại bó bởi plasma hoặc các dung môi khảc mà không phá húy các lớp

dưới Quá trình rày được áp dụng cho từng lớp của mạch tích hợp Hình 3.1-5 thể hiện

35

các bước photolithography cơ bản đẻ xác định dang hình học lớp silic đa tình thẻ

(polysilicon) trong đó sử dụng chất cảm quang dương

Hinh 3.1-5 Cac buée quang khắc cơ bản trong việc định hình lớp silie đa tỉnh thể

(a) Phơi sáng (b) Develop (c) An mòn (d) Loại bỏ chất câm quang

Hình 3.1-5 Các bước quang khắc cơ bản trong việc định hình lớp silic đa tỉnh thể

(hiếp) (a) Phơi sáng (b) Develop (c) -Ăn mòn (4) Loại bô chất cảm quang

Quả trình phơi sảng (exposing) các điện tích được lựa chọn của wafer dưới ánh sáng qua một photomask được gọi là sự in (printing) Có ba loại hệ thông in cơ bản được sử dụng:

- Intiep xtc (contact printing)

- In gan (proximity printing)

- Inchiéu (projecting printing)

Phương pháp đơn giản và chỉnh xác nhất là in tiếp xúc Phương pháp này sử dụng một

tâm thủy tình (glass plate) có kích thước lớn hơn kích thước của wafer vả có hình ảnh

(image) của mâu cân thực hiện ở trên bề mặt Tâm thủy tỉnh này được gọi là

photomask Hệ thống cỏ độ phân giải cao, năng suất cao (high throughput) và giả

thành thấp Tuy nhiên, do photomask tiếp xúc trực tiếp vào wafer nên photomask bi mai mon và phải thay thế sau 10-25 lan phơi sảng Hơn nữa, phương pháp nay con

37

sinh ra các tạp chất và khiếm khuyết không mong muốn Vị vậy phương pháp im tiếp

xúc không được sử dựng trong công nghệ mạch tích hợp VT,ST hiện đại

Trong hệ thống iu gần (proximity printing), pholomask và wafer được đặt rất gắn nhau nhưng không tiếp xúc với nhau Khi khoảng cách giữa photomask va wafer ting, 46 phân giải giảm Dộ phân giải cho phép của phương pháp này là 2um Vì vậy hiện nay, phương pháp nảy cũng không được sứ dụng cho công nghệ mạch tích hợp VLSL

Trong phương pháp im chiếu (projeetion printine), khoang cach gitta photomask va

wafer là khả lớn Cúc thấu kinh (lens) hoặc gương (niror) được sử đựng để hội tụ

hình ảnh photomask trén bé mal oda wafer Co hai cách liếp cận được sử dụng cho projection prinling 1a scamming và step-and-repeat, Hau hél các hệ thống projecHort

printing si dung phhương pháp step-and-repeat Phương pháp này được áp dụng theo hai cách cỏ sự thủ nhỏ (reduetion) và không có sự thu nhỏ (nonreduetion) teduetien projection printing sit dung dnb ty 18 (thing 1a 5X) trén photomask Mét loi ich cba

phuong phap nay 1a cac khiém khuyét gidm theo hé 36 ti 1é Cac hé théng nonreduction khéng cd loi ich nay va vì thể gảnh nặng được đặt lên các nhả sản xudt photomask 8

có mật độ khiến khuyết thấp

Cae hé théng phoi sing lia didn Wir (Electron boom exposure system) thudng được sử dung, dé tao photomask cho cac hé théng projection printing bdi vi né eó độ phân giải

cao (nhỏ hon L nm) Tuy nhiên các tia điện tử có thế được sử đụng dé tao mau cam

quang trực tiếp má không sử dụng photomask Uu điểm của việc sử dụng tia điện tứ như là hệ thống phơi sáng, là độ chỉnh xác và khả năng thay đổi phần mém (software) Nhược điểm của hệ thống này là giá thành cao và năng suất thấp

3.2 Transistor MOS

3.2.1 Cầu trúc vật lý:

Câu trúc của transistor MOS kênh n và kênh p trong công nghệ giêng n (n-well

technology) được thể hiện ở hình 3.2-1

MOS kênh p được hình thành với 2 vùng bản dẫn loại p được pha tạp mạnh (ki

hiệu là p+) được khuch tán váo trong vật liệu bản dẫn loại n pha tạp yếu (Ìi hiệu là n- } gợi là giếng Hai vùng p+ được gọi là mang (drain) va nguồn (source) va duge tach riêng bồi ruột khoảng cách L (quy cho độ dài của thiết bị) Ở bẻ mặt giữa drain và

source là điện cực cửa (gate), nó được tách riêng với đề silíc bởi một mảng mông vật liệu cách điện (öxit silic SiO;) Tương tụ, transistor MOS kénh n duoc hinh thanh bởi

2 vùng bán đẫn ni bên trong đề (subtrate) p- Nó cũng có cục cửa (gate) trên bé mat

38

giữa máng vả nguồn được tách riêng khỏi đề silic bởi một vật liệu cách điện mỏng

(ôxit silie SiO;)

p-channel transistor n-channel transistor

Polysilican L SiO, | |

Hinh 3.2-1 Cau trie ctia transistor MOS kénh n va kénh p

trong công nghệ giếng n

3.2.2 Nguyên lý hoạt động cơ bản:

Hoạt động của transistor kênh n và kênh p về cơ bản là giống nhau, ngoại trừ rang tat ca các điện áp và cực tính đồng điện của transistor kênh p là ngược lai với

transistor kênh n Vì vây phan nay chỉ trình bày nguyên lý hoạt động của transistor

39

Hình 3.3-2 thể hiện transistor kênh n với tất cá các cực dược nĩi dất, Ở diều kiện cân

bằng, é p- va souree, drai rrt hình thành một chuyển tiếp pm Vì thể một vùng nghèo (deplelion) tồn tại giữa souroe, dram rrr và dé p-Vi source và drain được tách riêng tới 2 chuyển tiếp pt ngược chiều nhau, điện trở giữa sorree và drạn rất lờn (10120)

Giate và để của transistor MOS bình thành cáo bản cực của một tu điện với điên mơi là

SiO; Khi một điện thé dương được cân tới gate, một vùng nghéo được hình thanh

dười gate, các lỗ trồng (hole) được đây ra khỏi giao diện silic-ơxít silic (silicon-siticon dioxide interface), Vimg nghéo này bao gồm các ion tình (fixed) cỏ điện tích âm Mật

độ điện tích, 2, của vùng nghèo được cho bối

{Â, là nơng độ tạp chất của dễ p-)

Ấp địng định luật Gauss, điện trường gây điện lích mày là

Ba) = [Ede = ft d= Bs ic (3.2.2.2)

Fy, ay

trong dé C là một hằng số của tích phản C duge xac dinh bởi đánh giá E(x)é canh của vùng nghèo (x—0 ở tiếp giáp Si-SiO;, x— x„ở biên giới của vùng nghèo trong để)