Thiết kế và Đánh giá mạch mipi d phy high speed receiver data sử dụng công nghệ tsmc 65nm

iii TÓM TẮT Đề tài “THIẾT KẾ VÀ ĐÁNH GIÁ MẠCH MIPI D-PHY HS-RX DATA SỬ DỤNG CÔNG NGHỆ TSMC 65NM” không phải là một lĩnh vực mới, tuy nhiên tính ứng dụng rộng rãi và phổ biến của MIPI D-

TỔNG QUAN VỀ ĐỀ TÀI

GIỚI THIỆU ĐỀ TÀI

Sự phát triển mạnh mẽ của các lĩnh vực liên quan đến Công nghệ - Khoa học -

Kỹ thuật đang phát triển nhanh chóng, đặc biệt trong lĩnh vực truyền nhận dữ liệu Hiện nay, con người không chỉ tập trung vào việc chuyển từ giao tiếp song song sang giao tiếp nối tiếp mà còn chú trọng vào việc tăng tốc độ truyền nhận dữ liệu D-PHY, một tiêu chuẩn kỹ thuật do Tổ chức MIPI (Mobile Industry Processor Interface) phát triển, hỗ trợ truyền nhận dữ liệu tốc độ cao trong các hệ thống điện tử, ứng dụng di động và nhúng, đặc biệt liên quan đến truyền dẫn hình ảnh và video.

Nhóm đã chọn đề tài “Thiết kế và đánh giá MIPI D-PHY High-Speed Receiver Data sử dụng công nghệ TSMC 65nm” cho đồ án tốt nghiệp nhằm mục tiêu mở rộng kiến thức và kỹ năng trong lĩnh vực này.

Nhóm đã quyết định chọn thiết kế D-PHY Receiver (RX) thay vì D-PHY Transmitter (TX) do những thách thức lớn hơn trong việc phát triển bộ nhận dữ liệu RX là bộ "thụ động" trong quá trình truyền nhận, yêu cầu đảm bảo lẫy mẫu và lưu trữ chính xác dữ liệu Đặc biệt, trong các ứng dụng tốc độ cao, cần chú ý đến băng thông, tần số truyền nhận, cũng như các yếu tố như độ nhiễu, tần số toggle và dải tín hiệu đầu vào.

Trong đồ án này, nhóm không chỉ nghiên cứu và mô phỏng chức năng của một khối riêng lẻ mà còn thiết kế dựa trên tiêu chuẩn cụ thể Điều này tạo cơ hội cho nhóm tiếp cận thực tế, xem xét và lựa chọn linh hoạt trong thiết kế sơ đồ khối.

Nhóm đã thiết kế mạch D-PHY HS-RX DATA, bao gồm bộ tiền khuếch đại PREAMP và bộ lấy mẫu SAMPLER, dựa trên tiêu chuẩn MIPI D-PHY về tín hiệu đầu vào và tốc độ truyền dữ liệu Sự kết hợp giữa vi mạch tương tự và vi mạch số phản ánh xu hướng hiện đại, đặc biệt sau khi Trung tâm điện tử, vi mạch bán dẫn (ESC) ra đời, mở ra cơ hội phát triển và tiếp cận lĩnh vực tiềm năng này cho mọi người.

Nhóm nghiên cứu đã thiết kế và phân tích mô phỏng kết quả hoạt động trong các điều kiện PVT khác nhau, đảm bảo đáp ứng các tiêu chuẩn về điểm hoạt động, tần số và thời gian Bên cạnh đó, nhóm cũng đánh giá công suất tiêu thụ, thời gian trễ và tài nguyên sử dụng trong thiết kế.

MỤC TIÊU ĐỀ TÀI

Đề tài “THIẾT KẾ VÀ ĐÁNH GIÁ D-PHY HIGH-SPEED RECEIVER DATA SỬ DỤNG CÔNG NGHỆ TSMC 65NM” tập trung vào việc thiết kế và đánh giá mạch thu dữ liệu tốc độ cao, với chức năng chính là lấy mẫu và lưu trữ dữ liệu theo tiêu chuẩn MIPI DPHY Tiêu chuẩn này được phát triển bởi tổ chức MIPI Alliance, nhằm đảm bảo hiệu suất và tính tương thích trong các ứng dụng truyền tải dữ liệu.

Trong quá trình thiết kế, nhóm đã đặt ra những mục tiêu cụ thể như sau:

- Nghiên cứu và làm rõ về các yêu cầu và điều kiện thiết kế, cũng như ứng dụng thực tế của MIPI D-PHY

- Từ những yêu cầu trên, thiết kế và lựa chọn cấu trúc mạch cho hệ thống D-PHY High-Speed Receiver Data phù hợp và thỏa điều kiện đề ra

- Thiết kế và đánh giá mạch sử dụng công nghệ TSMC 65nm trên phần mềm Cadence Virtuoso

- Tạo ra các testbench, testcase hỗ trợ mô phỏng, phân tích và đánh giá kết quả thiết kế hệ thống

GIỚI HẠN ĐỀ TÀI

Đề tài này tập trung vào việc tìm hiểu, thiết kế và mô phỏng hệ thống thu nhận dữ liệu MIPI D-PHY tốc độ cao, sử dụng công nghệ TSMC 65nm trên phần mềm Cadence Virtuoso Việc đánh giá hiệu suất của hệ thống này sẽ được thực hiện để đảm bảo tính khả thi và hiệu quả trong ứng dụng thực tế.

PHƯƠNG PHÁP NGHIÊN CỨU

Phương pháp tìm kiếm và thu thập dữ liệu hiệu quả bao gồm việc thu thập thông tin từ nhiều nguồn khác nhau như tài liệu, bài báo, trang web, công cụ hỗ trợ chuyên dụng, sách và báo điện tử Những nguồn dữ liệu này đều liên quan đến thiết kế MIPI D-PHY HS-RX DATA, giúp đảm bảo tính đầy đủ và chính xác của thông tin trong quá trình nghiên cứu.

- Phương pháp toán học: áp dụng toán học, các phương trình, công thức để chứng minh luận điểm trong quá trình nghiên cứu

- Phương pháp quan sát: quan sát, ghi nhận sự biến đổi của tín hiệu, kết quả đạt được trong quá trình mô phỏng và hiệu chỉnh

Phương pháp thực nghiệm là quá trình thực hiện các thí nghiệm đã được thiết lập nhằm xác định mối quan hệ nguyên nhân và kết quả giữa các biến.

- Phương pháp chọn lọc và tổng hợp dữ liệu: chọn lọc kết quả cần thiết, chính xác, sau đó tổng hợp để hoàn thành bài báo cáo.

ĐỐI TƯỢNG VÀ PHẠM VI NGHIÊN CỨU

- Về đối tượng: tìm hiểu, nghiên cứu, thiết kế và đánh giá mạch D-PHY High- Speed Receiver Data bao gồm khối PREAMP và SAMPLER

- Về công nghệ: TSMC 65nm

- Về công cụ, phần mềm: Cadence Virtuoso.

BỐ CỤC QUYỂN BÁO CÁO

Báo cáo đề tài gồm 5 chương:

- Chương 1 - GIỚI THIỆU: Nêu rõ lý do chọn đề tài, mục tiêu đề tài, giới hạn đề tài, phương pháp nghiên cứu, đối tượng và phạm vi nghiên cứu

Chương 2 - Cơ sở lý thuyết cung cấp cái nhìn tổng quan về MIPI D-PHY HS-RX, bao gồm thiết kế mạch PREAMP và mạch SAMPLER, cùng với chế độ hoạt động DDR Bên cạnh đó, bài viết cũng đề cập đến các khái niệm quan trọng như setup/hold time và công nghệ chế tạo TSMC 65nm.

- Chương 3 - THIẾT KẾ MẠCH HIGH-SPEED D-PHY RECEIVER DATA

Sử dụng công nghệ TSMC 65nm, cần xác định rõ yêu cầu thiết kế hệ thống và thiết kế từng mạch trong hệ thống Việc lựa chọn và thiết kế sơ đồ khối hệ thống cùng với cấu trúc mạch phù hợp là rất quan trọng để đảm bảo hiệu suất tối ưu.

- Chương 4 - KẾT QUẢ MÔ PHỎNG: Kết quả đạt được sau khi thiết kế và hiệu chỉnh, đồng thời phân tích và đánh giá kết quả vừa đạt được

Chương 5 - KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN: Bài viết này đưa ra những nhận xét và đánh giá về kết quả mô phỏng hệ thống, nêu rõ những thành tựu mà nhóm đã đạt được cũng như các yếu tố cần lưu ý trong quá trình thiết kế Đồng thời, chúng tôi cũng đề xuất các hướng phát triển tiềm năng cho đề tài nhằm nâng cao hiệu quả và tính ứng dụng của hệ thống trong tương lai.

CƠ SỞ LÝ THUYẾT

TỔNG QUAN VỀ MIPI D-PHY RX

Ở phần này, nhóm trình bày sơ lược về tổ chức MIPI Alliance và những điểm chính của tiêu chuẩn MIPI D-PHY

2.1.1 Sơ lược về tổ chức MIPI Alliance

MIPI Alliance là một liên minh công nghệ được thành lập bởi các công ty trong lĩnh vực di động, nhằm mục tiêu phát triển và tiêu chuẩn hóa các giao diện phần cứng và phần mềm giữa các thành phần trong thiết bị di động.

MIPI Alliance, được thành lập vào năm 2003 bởi các công ty hàng đầu như ARM, Nokia, STMicroelectronics, Texas Instruments và Intel, tập trung phát triển các tiêu chuẩn giao diện cho cảm biến hình ảnh, màn hình hiển thị và giao tiếp nội bộ trong thiết bị di động và hệ thống nhúng Các tiêu chuẩn này giúp giảm thiểu sự phức tạp, tăng tính tương thích giữa các thành phần khác nhau, đồng thời tối ưu hóa hiệu suất và năng lượng tiêu thụ của ứng dụng.

Với sự phát triển mạnh mẽ của ngành công nghiệp di động và sự gia tăng nhanh chóng của các thiết bị kết nối, MIPI Alliance đã mở rộng phạm vi hoạt động để phát triển các tiêu chuẩn cho thiết bị IoT, xe tự lái và các ứng dụng nhúng khác.

MIPI Alliance hiện đang mở rộng các lĩnh vực như an ninh, quản lý năng lượng và linh hoạt trong thiết kế phần cứng và phần mềm, đồng thời thu hút sự tham gia từ các công ty công nghệ hàng đầu thế giới để mở rộng cộng đồng thành viên.

2.1.2 Sơ lược về tiêu chuẩn MIPI D-PHY

Tiêu chuẩn MIPI D-PHY, thuộc MIPI Alliance, cung cấp giao diện vật lý cho việc truyền dữ liệu từ cảm biến hình ảnh và màn hình hiển thị trong thiết bị di động và nhúng MIPI D-PHY hoạt động như một liên kết đồng bộ, kết nối các camera megapixel và màn hình độ phân giải cao với bộ xử lý.

❖ Một số khái niệm cơ bản trong MIPI D-PHY

- Bi-directional: mỗi Data Lane có thể được thiết kế để truyền nhận theo cả hai hướng thuận - ngược (Forward và Reverse direction)

D-PHY là một loại PHY sử dụng nguồn xung clock đồng bộ, được thiết kế nhằm đạt tốc độ truyền nhận khoảng 500Mbps Chữ "D" trong D-PHY đại diện cho số 500 theo chữ số La Mã.

DDR Clock (Double Data Rate Clock), còn được gọi là Half-rate Clock, là công nghệ cho phép truyền nhận dữ liệu qua cả hai cạnh lên và xuống của xung clock.

The forward direction of a signal is defined by the transmission direction of the High-Speed DDR Clock, with the positive direction determined from the clock transmitter to the clock receiver, essentially from Master to Slave.

- Lane: Bao gồm hai loại Lane cơ bản là Clock Lane và Data Lane

- Line: Dây dùng để kết nối giữa driver đến receiver Mỗi Lane được hình thành từ hai Line bù trừ nhau (complementary)

- Master - Slave được xác định bởi hướng truyền của xung Clock tốc độ cao (High- speed Clock), tức là xung Clock được truyền từ Master sang Slave

- PHY (Physical Layer): khối chức năng quan trọng thực hiện việc giao tiếp thông qua Lane Interconnect

- Reverse Direction: ngược chiều Forward Direction

- Unidirectional: mỗi Lane chỉ có thể truyền theo chiều thuận (Forward direction)

❖ Tổng quan về MIPI D-PHY

Lớp vật lý (PHY) trong giao tiếp dữ liệu nối tiếp tốc độ cao đảm nhiệm việc truyền và nhận "raw data bit" Một trong những thách thức lớn đối với các nhà thiết kế là sự mất mát và suy giảm dữ liệu trong quá trình truyền nhận tốc độ cao Tầng vật lý có vai trò quan trọng trong việc giao tiếp dữ liệu qua kênh dẫn, với nhiệm vụ chính là truyền các bit giữa hai hoặc nhiều điểm.

Hình 2.1 minh họa sơ đồ khối tổng quát của D-PHY IP, theo tài liệu hướng dẫn sản phẩm MIPI D-PHY LogiCORE IP (PG202) MIPI D-PHY thiết lập chuẩn kết nối đồng bộ giữa thiết bị Master và Slave, bao gồm một Clock Lane và tối đa bốn Data Lane Tín hiệu clock được truyền một chiều từ Master đến Slave, trong khi tín hiệu dữ liệu có thể hoạt động theo chế độ song hướng hoặc một hướng.

Tiêu chuẩn MIPI D-PHY cung cấp hai chế độ hoạt động bao gồm:

- Chế độ truyền tín hiệu tốc độ cao (HS): mỗi Lane được điều khiển bởi tín hiệu vi sai điện áp dao động thấp (Low-swing Differential Signal)

- Chế độ truyền tín hiệu công suất thấp (LP): tất cả các dây là các tín hiệu Single-Ended (SE) và non-terminated

Bên cạnh đó, MIPI D-PHY cũng hỗ trợ chuyển đổi giữa hai chế độ trên với độ trễ thấp (low-latency)

Cấu hình tối thiểu của D-PHY bao gồm hai dây cho Data Lane và hai dây cho Clock Lane, với số lượng Data Lane tùy thuộc vào yêu cầu tốc độ truyền nhận của hệ thống Việc tăng số Lane cho phép truyền cùng lượng dữ liệu trên nhiều dây trong thời gian ngắn hơn Tốc độ bit tối đa trong chế độ HS phụ thuộc vào hiệu suất của TX, RX và cài đặt kết nối MIPI D-PHY hỗ trợ tốc độ truyền dữ liệu từ 80 đến 1500Mbps (không có deskew calibration) và lên đến 2500Mbps (có deskew calibration) cho mỗi Lane Các ứng dụng trên 2500Mbps cần hỗ trợ hiệu chỉnh sự mất cân bằng thời gian giữa các tín hiệu "Deskew calibration" đảm bảo các tín hiệu dữ liệu trên các Lane hoạt động đồng bộ, tăng cường độ chính xác và độ tin cậy của việc truyền dữ liệu.

Hình 2.2 Sơ đồ khối cơ bản của một Lane Module theo MIPI D-PHY

MIPI D-PHY được xây dựng dựa trên kiến trúc "source synchronous clock", trong đó tất cả các Data Lane chia sẻ một nguồn xung clock chung để thu nhận tín hiệu tốc độ cao.

MIPI D-PHY là công nghệ được ưa chuộng trong các thiết bị như máy ảnh và màn hình của điện thoại thông minh nhờ vào tính linh hoạt, tốc độ cao và hiệu suất tối ưu Hiện nay, MIPI D-PHY đang được ứng dụng rộng rãi và có nhiều xu hướng phát triển mới.

MIPI D-PHY là công nghệ quan trọng được ứng dụng trong các thiết bị di động, cho phép truyền dữ liệu hiệu quả giữa các thành phần như camera, màn hình, cảm biến và bộ xử lý.

MIPI D-PHY được ứng dụng rộng rãi trong ô tô, đặc biệt trong các hệ thống thông tin và giải trí Nó hỗ trợ các thiết bị như màn hình cảm ứng, camera hỗ trợ lái và hệ thống định vị, giúp nâng cao trải nghiệm người dùng và tăng cường tính năng an toàn cho người lái.

TỔNG QUAN VỀ D-PHY HS-RX

MIPI D-PHY hỗ trợ truyền tải nhanh chóng và hiệu quả lượng lớn dữ liệu video và hình ảnh giữa thiết bị hiển thị và bộ xử lý.

Operating in high-speed mode (HS), D-PHY consists of a differential transmitter (HS-TX) and a differential receiver (HS-RX) The HS transceiver is utilized for transmitting clock signals and low-voltage high-speed differential data signals through serial communication, where data is sequentially transmitted over a pair of differential wires (positive and negative).

Cấu hình cơ bản của D-PHY bao gồm Clock Lane, nơi cung cấp tín hiệu vi sai điện áp dao động nhỏ hoạt động ở chế độ DDR với tốc độ cao Tín hiệu xung clock có pha vuông góc với tín hiệu dữ liệu trên Data Lane Trong quá trình thiết kế, kỹ sư cần cân nhắc mối quan hệ và yêu cầu về timing giữa Clock và Data để đảm bảo hiệu suất tối ưu.

Tín hiệu trong mỗi Lane hoạt động ở chế độ HS là các tín hiệu vi sai, bao gồm cả Clock Lane và Data Lane Các tín hiệu vi sai này được truyền tải qua các chân Dn.

Dp Quy ước rằng: nếu điện áp Dp cao hơn Dn, Lane State được gọi là Differential-1 (HS-1) Ngược lại, Lane State được gọi là Differential-0 (HS-0)

Tín hiệu vi sai được ưa chuộng hơn tín hiệu SE nhờ khả năng chống nhiễu vượt trội, điều này đặc biệt quan trọng trong các ứng dụng truyền nhận dữ liệu với tốc độ cao Khi tín hiệu di chuyển qua đường truyền, độ nhiễu có thể ảnh hưởng đáng kể đến chất lượng tín hiệu, vì vậy việc sử dụng tín hiệu vi sai giúp cải thiện độ tin cậy và hiệu suất truyền tải.

Tín hiệu vi sai, được truyền qua cặp dây đối xứng (positive và negative), có độ lớn bằng nhau nhưng ngược pha, mang lại tính ổn định cao Sự đối xứng này giúp phân biệt rõ ràng giữa tín hiệu và nhiễu, cho phép tín hiệu vi sai chống nhiễu hiệu quả hơn so với tín hiệu đơn (SE) Nhờ đó, độ tin cậy và tính chính xác của dữ liệu được đảm bảo tốt hơn.

Sơ đồ khối cơ bản của PHY RX, như thể hiện trong Hình 2.6, bao gồm một Data Lane và một Clock Lane Trong quá trình truyền nhận, tín hiệu dữ liệu và tín hiệu xung clock thường bị mất mát và thay đổi, do đó cần phải khôi phục và hiệu chỉnh cả hai tín hiệu này Hai khối RX PREAMP và RX CK đều hoạt động như bộ khuếch đại tín hiệu đầu vào, trong đó RX PREAMP yêu cầu độ khuếch đại nhỏ, phụ thuộc vào yêu cầu đầu vào của bộ SAMPLER phía sau Ngược lại, tín hiệu xung clock cần đảm bảo là tín hiệu rail-to-rail, với duty cycle xấp xỉ hoặc bằng 50% để hệ thống hoạt động hiệu quả và chính xác.

Theo tiêu chuẩn MIPI D-PHY, hệ thống sử dụng kiến trúc Forwarded-Clock (hay còn gọi là Source Synchronous Clock) cho các ứng dụng giao tiếp nối tiếp tốc độ cao, trong đó xung clock được truyền một chiều từ Master đến các thiết bị khác.

Theo tiêu chuẩn MIPI D-PHY RX, tín hiệu Clock và dữ liệu được truyền trên các dây dẫn riêng biệt, gây khó khăn trong việc đảm bảo đồng bộ thời gian giữa chúng Do đó, các nhà thiết kế cần chú trọng đến nhiễu và jitter của dữ liệu cũng như xung clock trong quá trình truyền nhận, vì thực tế cho thấy độ trễ giữa đường truyền dữ liệu và xung clock luôn có sự chênh lệch, đặc biệt là khi tốc độ truyền cao, độ trễ càng lớn.

Nhóm thực hiện đồ án tập trung vào việc thiết kế bộ RX PREAMP và RX SAMPLER, trong đó RX PREAMP là bộ khuếch đại quan trọng cho quá trình xử lý tín hiệu tương tự, một xu hướng phát triển mạnh mẽ trong tương lai RX SAMPLER, một mạch số cơ bản, đóng vai trò thiết yếu trong thiết kế bộ nhận Đây là cơ hội tuyệt vời để sinh viên nghiên cứu và trải nghiệm cả vi mạch số và vi mạch tương tự.

TỔNG QUAN VỀ MẠCH TIỀN KHUẾCH ĐẠI (PRE-AMPLIFIER)

Bộ tiền khuếch đại (Pre-Amplifier hay PREAMP) là thành phần quan trọng trong mạch tích hợp, có chức năng khuếch đại tín hiệu đầu vào và giảm thiểu ảnh hưởng của offset cũng như độ nhiễu PREAMP không chỉ nâng cao độ lệch giữa hai tín hiệu đầu vào mà còn quyết định dải băng thông hoạt động của toàn hệ thống Theo tiêu chuẩn MIPI D-PHY, bộ PREAMP hoạt động như một mạch khuếch đại vi, với hai tín hiệu vi sai ở ngõ vào và hai tín hiệu vi sai ở ngõ ra.

2.3.1 Mạch khuếch đại vi sai (Differential Amplifier)

Mạch khuếch đại vi sai (Differential Amplifier hay DIFF AMP) là thiết bị quan trọng dùng để so sánh, khuếch đại và xử lý tín hiệu vi sai đầu vào Nó được ứng dụng rộng rãi trong các lĩnh vực như vi xử lý tín hiệu, mạch truyền thông, vi xử lý số, và trong các mạch khác cần xử lý tín hiệu chênh lệch.

Mạch khuếch đại vi sai có khả năng khuếch đại độ chênh lệch giữa hai tín hiệu đầu vào, khác với mạch khuếch đại đơn tầng chỉ khuếch đại một tín hiệu Mặc dù mạch khuếch đại đơn tầng tiêu thụ ít năng lượng hơn, nhưng độ nhạy cảm với nhiễu cao hơn Đặc biệt, bộ khuếch đại vi sai có khả năng loại bỏ nhiễu ở chế độ common-mode (CM), giúp nâng cao độ chính xác của tín hiệu đầu ra.

Mạch khuếch đại vi sai được ứng dụng phổ biến trong hầu hết các mạch tích hợp hiện nay nhờ vào độ lợi cao và khả năng khuếch đại chính xác tín hiệu chênh lệch giữa hai đầu vào.

(dB) (2.1) Phương trình 2.1 Công thức tổng quát tính Av mạch khuếch đại vi sai

Hình 2.7 Mạch khuếch đại vi sai đơn giản

Cấu trúc mạch được trình bày trong hình 2.7 là nền tảng cho việc phát triển các mạch khuếch đại phức tạp hơn, với sự biến thiên của dòng điện theo Vin,CM được xác định dựa trên công thức cụ thể.

Do đó, để hạn chế tối đa sự phụ thuộc này, cấu trúc trên được phát triển như mạch sau:

Hình 2.8 Basic Differential Pair (DIFF PAIR)

Nguồn: Design of Analog CMOS Integrated Circuits [2]

Từ sơ đồ mạch DIFF PAIR như hình 2.8, công thức dòng điện được thay bằng công thức:

Khi sử dụng công thức 𝐼 = 𝜇 𝐶 (𝑉 , − 𝑉 − 𝑉𝑇𝐻), nguồn dòng ISS = ID1 + ID2 là độc lập với Vin,CM Sự thay đổi của Vin,CM dẫn đến điện áp VP (điện áp rơi trên nguồn dòng ISS) cũng thay đổi, nhưng ID1 + ID2 vẫn được duy trì ổn định ở mức ISS Đây là một trong những lý do khiến mạch DIFF PAIR trở nên phổ biến trong các ứng dụng mạch điện.

Với mạch hình 2.8, khi Vin1 = Vin2, RD1 = RD2 ta được:

Mạch DIFF PAIR là thành phần thiết yếu trong hầu hết các mạch tương tự hiện nay Thực tế, dòng ISS thường được điều chỉnh bởi mosfet, và các nhà thiết kế cần đảm bảo sự đối xứng giữa cặp mosfet trong mạch DIFF PAIR.

Hình 2.9 Mạch DIFF PAIR sử dụng nguồn dòng là mosfet

Để phân tích và hiểu rõ hoạt động của mạch, có thể xem từng nhánh của DIFF PAIR như một mạch khuếch đại đơn tầng.

Hình 2.10 Cấu trúc và đặc tính Vin-Vout của mạch khuếch đại tải trở

Nguồn: Design of Analog CMOS Integrated Circuits [2] Hình 2.10 (b) thể hiện mối quan hệ giữa điện áp đầu vào và đầu ra, được chia thành các giai đoạn như sau:

- Khi Vin tăng dần từ 0 đến điện áp ngưỡng (VTH), transistor M1 hoạt động trong vùng cut-off, mạch không hoạt động, khi đó Vout = VDD

Khi Vin đạt giá trị VTH, transistor M1 bắt đầu hoạt động trong vùng bão hòa, không phụ thuộc vào giá trị của VDD và RD Tại thời điểm này, VGS bằng VTH, dẫn đến VDS luôn lớn hơn hoặc bằng 0 Do đó, điện áp ra Vout được tính theo công thức Vout = VDD - RD x ID,sat.

Khi không tính đến ảnh hưởng của hiệu ứng Channel-Length Modulation (CLM), mạch cho thấy xu hướng Vin tăng thì Vout giảm Transistor vẫn hoạt động trong vùng bão hòa cho đến khi Vin đạt giá trị Vin1 (tại điểm A hình 2.10 (b) hoặc khi Vout nhỏ hơn Vin trừ VTH) Khi đó, M1 chuyển sang vùng triode, và Vout được tính bằng công thức Vout = VDD - RD x ID,triode.

- Nếu Vin tăng đủ lớn để M1 có thể hoạt động cả trong vùng deep triode (Vout INN, quy ước dữ liệu là HS-1 Ngược lại, INP < INN, quy ước dữ liệu là HS-0

- Trường hợp lấy mẫu HS-1, ngõ ra Q = VDD

- Trường hợp lấy mẫu HS-0, ngõ ra Q = GND

Tóm lại, hoạt động mạch SAMPLER được thể hiện khái quát qua bảng 3.5: Bảng 3.5 Bảng trạng thái khái quát hoạt động của mạch SAMPLER

Tín hiệu ngõ vào Tín hiệu ngõ ra

CLKB INP INN Data Bit Q

↑ x x x giữ nguyên trạng thái trước đó

3.3.2.1 Thiết kế mạch STRONG ARM LATCH

Mạch STRONG ARM LATCH là một mạch nhạy cao với hai tín hiệu đầu vào (INN, INP) có biên độ thấp, cho phép chuyển đổi thành hai tín hiệu đầu ra (S, R) từ GND đến VDD mà không tiêu tốn nhiều năng lượng Mạch này cũng bao gồm một tín hiệu đầu vào đồng bộ hóa (CLKB) để điều khiển hoạt động của các thành phần bên trong Hình 3.12 trình bày sơ đồ nguyên lý của mạch STRONG ARM LATCH cơ bản.

Hình 3.12 Cấu trúc STRONG ARM LATCH

Mạch STRONG ARM LATCH sử dụng transistor PMOS làm thiết bị chính, giúp điều khiển và đồng bộ các tín hiệu tác động cạnh xuống Nguyên lý hoạt động của mạch này bao gồm ba giai đoạn.

Trong giai đoạn tiền nạp (Precharge Phase), xung Clock đạt mức cao, dẫn đến việc tắt MP_TAIL và vô hiệu hóa MP_DIFN Đồng thời, MN_ENN và MN_ENP được kích hoạt, kéo các nút S, R, DN, DP xuống GND Điều này chuẩn bị cho các nút xử lý tín hiệu trong giai đoạn tiếp theo và giảm độ trễ.

Giai đoạn khuếch đại bắt đầu khi xung Clock chuyển từ cao xuống thấp Nếu tín hiệu INP lớn hơn INN (HS-1), thì đầu ra S sẽ được kéo lên VDD và đầu ra R sẽ được kéo xuống GND Ngược lại, khi INP nhỏ hơn INN (HS-0), đầu ra S sẽ kéo xuống GND trong khi đầu ra R được kéo lên VDD.

Trong giai đoạn đặt lại (Reset Phase), xung Clock được nâng lên mức cao, kích hoạt các tín hiệu MN_ENN, MN_ENP và MN_EN, dẫn đến việc kéo các chân S và R xuống GND, nhằm loại bỏ chênh lệch điện áp.

DN và DP đồng thời xóa hiệu ứng bộ nhớ từ giai đoạn trước

Trạng thái hoạt động của mạch STRONG ARM LATCH thiết kế ở hình 3.12 được mô tả như sau:

Bảng 3.6 Trạng thái hoạt động của mạch STRONG ARM LATCH

Tín hiệu ngõ vào Tín hiệu ngõ ra

Giai đoạn khuếch đại là giai đoạn quan trọng trong mạch RX SAMPLER, nơi thực hiện việc lấy mẫu khi có xung Clock tác động cạnh xuống Sau đó, mạch sẽ reset với đầu ra S = R = 0, và RX SAMPLER cần lưu trữ dữ liệu đã được lấy mẫu cho đến khi có xung Clock tác động lần nữa, điều này là điều kiện thiết kế để lựa chọn cấu trúc SR Latch phía sau.

Sơ đồ nguyên lý của mạch STRONG ARM LATCH:

- INN, INP là cặp tín hiệu ngõ vào vi sai

- Mạch hoạt động đồng bộ theo xung CLKB cạnh xuống

- MP_TAIL (PMOS) có chức năng cung cấp dòng điện từ nguồn VDD xuống hai nhánh phía dưới

- MP_DIFN, MP_DIFP (PMOS DIFF PAIR) đảm bảo loại bỏ nhiễu từ tín hiệu ngõ vào (INN, INP)

Cặp Cross Coupled Pair MP_CCN, MP_CCP và MN_CCN, MN_CCP là thành phần quan trọng trong mạch khuếch đại, có nhiệm vụ nâng tín hiệu ngõ ra lên nguồn cung cấp VDD và hạ tín hiệu ngõ ra còn lại xuống GND.

- MN_EN, MN_ENN, MN_ENP (NMOS enable) đảm bảo thiết lập lại trạng thái ban đầu cho hai cặp Cross-Coupled Pair

Hình 3.13 Symbol của STRONG ARM LATCH 3.3.2.2 Thiết kế mạch SR LATCH

Mạch SR LATCH được sử dụng trong mạch SAMPLER để lưu trữ dữ liệu với trạng thái 0 hoặc 1, và duy trì trạng thái này cho đến khi có sự thay đổi từ tín hiệu đầu vào (S, R) Quan trọng là SR Latch cần giữ nguyên trạng thái ngõ ra khi S = R = 0, tương ứng với giai đoạn RESET của mạch STRONG ARM LATCH, cho đến khi có tác động cạnh xuống của xung Clock tiếp theo.

Từ hoạt động trên, bảng trạng thái mong muốn của SR LATCH được thể hiện cụ thể như sau:

Bảng 3.7 Bảng trạng thái hoạt động của SR Latch

0 0 giữ nguyên trạng thái trước đó

Để SR LATCH hoạt động hiệu quả theo bảng trạng thái, nhóm thực hiện đã thiết kế sơ đồ nguyên lý sử dụng cổng NAND kết hợp với cổng INV, như được thể hiện trong hình 3.14.

Hình 3.14 Sơ đồ khối RS Latch (hai ngõ vào S/R và hai ngõ ra Q/QN)

KẾT QUẢ MÔ PHỎNG

THIẾT KẾ MEASUREMENT HỖ TRỢ TÍNH TOÁN VÀ PHÂN TÍCH

Chạy mô phỏng kết quả của mạch thường bao gồm ba bước phân tích chính:

- Phân tích DC: kiểm tra các thông số hoạt động của mạch (operating point, điện áp, dòng điện, vùng hoạt động, )

- Phân tích AC: kiểm tra đáp ứng tần số của mạch, độ lớn và pha của tín hiệu tại các tần số khác nhau

Phân tích TRAN (Transient Analysis) cho phép kiểm tra hoạt động của mạch trong miền thời gian thực khi các điều kiện đầu vào thay đổi Để thuận tiện cho việc đánh giá kết quả trong quá trình mô phỏng và hiệu chỉnh mạch, chức năng measurement là một trong những tính năng quan trọng mà Cadence Virtuoso cung cấp cho người sử dụng.

4.1.1 Measurement hỗ trợ phân tích chạy DC

Một trong những thách thức lớn trong thiết kế vi mạch tương tự là yêu cầu kỹ sư phải kiểm soát chặt chẽ sự biến đổi của các thông số mạch, vì ngay cả những thay đổi nhỏ cũng có thể tác động đáng kể đến hiệu suất hoạt động của toàn bộ mạch.

Phân tích DC, hay còn gọi là phân tích tín hiệu lớn, tập trung vào việc đánh giá các thông số DC quan trọng như điểm hoạt động, dòng điện, điện áp ngưỡng, điện áp giữa các cực transistor và vùng hoạt động của các loại thiết bị chính Các thông số này bao gồm idc, vth, vgs, vds, vov, vdsat, sat margin và các vùng hoạt động khác Cần lưu ý rằng trong quá trình thiết lập, việc phân tích chính xác các thông số này là rất quan trọng.

57 mạch chạy DC, cần chọn “Save DC Operating Point” để có thể đọc dữ liệu từ measurement

Mô phỏng DC chủ yếu tập trung vào phân tích mạch PREAMP, một khối xử lý tín hiệu tương tự Việc chú ý đến mọi thay đổi ảnh hưởng đến tín hiệu là rất quan trọng để đảm bảo mạch hoạt động đúng chức năng Đồng thời, cần thực hiện hiệu chỉnh nhằm giảm thiểu sự “trade-off” giữa các yếu tố khác nhau.

Table 4.1 presents the measurement parameters for DC analysis, specifically focusing on the Operating Point (OP) conditions The parameters include S1_DIFN_Vth, S1_DIFN_Vgs, S1_DIFN_Vds, and S1_DIFN_Vdsat, all expressed in millivolts (mV) Additionally, S1_DIFN_Vsat is calculated as the difference between S1_DIFN_Vds and S1_DIFN_Vdsat, with a threshold of less than 0 mV Lastly, S1_DIFN_Region is categorized under OP with a value of 2.

Mạch PRE-AMP được xây dựng dựa trên thiết kế khuếch đại vi sai, do đó cần chú ý đến các thông số hoạt động của các thiết bị chính như cặp pmos DIFF-PAIR (MP_DIFN - MP_DIFP) và nguồn dòng pmos (MP_TAIL) trong quá trình thiết kế, mô phỏng và tinh chỉnh Phân tích DC là cần thiết để xác định điều kiện "bias" cho các transistor, đảm bảo chúng hoạt động trong vùng mong muốn như vùng bão hòa hoặc vùng tuyến tính Đặc biệt, trong mạch khuếch đại, các thiết bị chính thường cần được "bias" để hoạt động trong vùng bão hòa nhằm tăng cường độ ổn định và giảm thiểu ảnh hưởng của PVT (Process - Voltage - Temperature) Bảng 4.1 cung cấp ví dụ về các phép đo cơ bản hỗ trợ phân tích OP và DC của một transistor.

Bảng 4.2 Các thông số cần quan tâm trong quá trình phân tích DC

Các giá trị DC cần quan tâm Điều kiện Đơn vị I_REF IDC("/IREF/VDD") < 100 uA

AVG_CUR IDC("/PA/VDD") < 4 mA

S1_AVG_CUR IDC("/PA/S1/VDD") < 2 mA

S2_AVG_CUR IDC("/PA/S2/VDD") < 2 mA

S1_VCM_OUTN VDC("/PA/OUTN_1") < 300 mV

S1_VCM_OUTP VDC("/PA/OUTP_1") < 300 mV

S2_VCM_OUTN VDC("/PA/OUTN") < 450 mV

S2_VCM_OUTP VDC("/PA/OUTP") < 450 mV

Ngoài ra, người thiết kế cũng có thể quan tâm đến dòng điện và điện áp common- mode của mạch như bảng 4.2

Phân tích DC đóng vai trò quan trọng trong việc hiểu hành vi tĩnh và điều kiện hoạt động của bộ khuếch đại Điều này giúp các nhà thiết kế tối ưu hóa hiệu suất, tính ổn định và công suất tiêu thụ, đảm bảo mạch hoạt động hiệu quả trong nhiều điều kiện khác nhau.

4.1.2 Measurement hỗ trợ phân tích chạy AC

Phân tích AC, hay phân tích tín hiệu nhỏ, là phương pháp tập trung vào đáp ứng tần số của mạch điện Phương pháp này cho phép người thiết kế đánh giá hiệu suất của mạch khuếch đại tại các tần số khác nhau, từ đó điều chỉnh để đạt được độ khuếch đại và băng thông mong muốn.

Bảng 4.3 Các thông số cần quan tâm trong quá trình phân tích AC

Các giá trị AC cần quan tâm Điều kiện Đơn vị

GAIN ((VF("/OUTN") - VF("/OUTP")) /

GAIN_DC ymax(dB20(GAIN)) > 8 dB

GAIN_AC_1,25GHz value(GAIN_dB20 1.25e+09) > 8 dB

BW_-3dB bandwidth(GAIN 3 "low") > 1,25 GHz

Để đảm bảo khả năng khuếch đại tín hiệu ngõ vào mà không làm biến dạng, việc tính toán độ khuếch đại điện áp là rất quan trọng Ước lượng dải băng tầng cũng đóng vai trò then chốt, đặc biệt trong các thiết kế mạch tốc độ cao Dải băng thông thể hiện phạm vi tần số mà mạch có khả năng xử lý và khuếch đại tín hiệu một cách chính xác.

Phân tích AC là phương pháp đánh giá hành vi động, phản ứng tần số, đặc tính khuếch đại và độ ổn định của các mạch điện Qua đó, kỹ sư có thể tối ưu hóa hiệu suất của bộ khuếch đại và đảm bảo độ tin cậy trong nhiều ứng dụng khác nhau.

4.1.3 Measurement hỗ trợ phân tích chạy TRAN

Phân tích transient giúp đánh giá cách bộ khuếch đại phản ứng với tín hiệu vào thay đổi theo thời gian Điều này rất quan trọng để hiểu khả năng của bộ khuếch đại trong việc xử lý các tín hiệu đầu vào biến đổi nhanh, như xung nhịp trong vi xử lý tín hiệu số và các hệ thống viễn thông.

Để xác định tốc độ phản ứng của bộ khuếch đại, cần phân tích các thông số quan trọng như “rise time”, “fall time”, “slew rate” và độ trễ lan truyền Những yếu tố này ảnh hưởng trực tiếp đến khả năng xử lý tín hiệu từ đầu vào đến đầu ra, như được trình bày trong bảng 4.4.

Bảng 4.4 Các giá trị cần quan tâm trong quá trình chạy transient

Các giá trị transient cần quan tâm Điều kiện Đơn vị OUTN_FALL_SLEW

FT_OUTN_90/10 fallTime(VT("/OUTN") OUTN_max nil

OUTN_min nil 90 10 nil "time") < 80 ps

OUTN_min nil 80 20 nil "time") - ps

OUTN_min nil 70 30 nil "time") - ps OUTN_RISE_SLEW

RT_OUTN_10/90 riseTime(VT("/OUTN") OUTN_max nil

OUTN_min nil 10 90 nil "time") < 80 ps

OUTN_min nil 20 80 nil "time") - ps

OUTN_min nil 30 70 nil "time") - ps OUTN_SLEW_RATE

OUTN_SR_FALL slewRate(VT("/OUTN") OUTN_max nil OUTN_min nil 90 10 nil "time") - V/μs

OUTN_SR_RISE slewRate(VT("/OUTN") OUTN_min nil

OUTN_max nil 10 90 nil "time") - V/μs DELAY_IN2OUT

OUTN_DELAYIN2OUT_FALL delay(?wf1 VT("/INN") ?value1 INN_VCM ?edge1 "falling" ?nth1 5

?td1 0.0 ?wf2 VT("/OUTN") ?value2 OUTN_VCM ?edge2 "falling" ?nth2 5

?td2 nil ?stop nil ?multiple nil)

OUTN_DELAYIN2OUT_RISE delay(?wf1 VT("/INN") ?value1 INN_VCM ?edge1 "rising" ?nth1 5 ?td1 0.0 ?wf2 VT("/OUTN") ?value2 OUTN_VCM ?edge2 "rising" ?nth2 5

?td2 nil ?stop nil ?multiple nil)

Bên cạnh đó, phân tích transient cũng là một cách để “double check” tính toán độ khuếch đại (GAIN) của mạch như bảng 4.5

Bảng 4.5 Measure hỗ trợ “double check” độ khuếch đại

Double Check Điều kiện Đơn vị

OUTN_max ymax(VT("/OUTN")) - -

OUTN_min ymin(VT("/OUTN")) - -

OUTN_vcm ((OUTN_max + OUTN_min) / 2) < 450 mV OUTN_pp peakToPeak(VT("/OUTN")) > 100 mV

GAIN (OUTN_pp / INN_pp) > 2,5 lần

THIẾT KẾ TESTBENCH MÔ PHỎNG VÀ PHÂN TÍCH MẠCH

Testbench là môi trường mô phỏng quan trọng giúp kiểm tra hoạt động của mạch trước khi đưa vào sản xuất Nó hỗ trợ người thiết kế trong việc phân tích, đánh giá chức năng và hiệu suất của mạch trong các điều kiện môi trường khác nhau.

Thiết kế testbench cho mạch RX PREAMP yêu cầu xác định mục tiêu và điều kiện kiểm tra cụ thể Các bước kiểm tra cần thực hiện cẩn thận, với kết quả được phân tích kỹ lưỡng nhằm đảm bảo mạch tiền khuếch đại đáp ứng đầy đủ yêu cầu kỹ thuật và hoạt động ổn định trong điều kiện thực tế.

Mạch RX PREAMP cần được cung cấp nguồn điện áp phù hợp để đáp ứng các yêu cầu hoạt động Việc mô phỏng và phân tích mạch là cần thiết, bao gồm các chế độ DC, AC và Transient, nhằm đảm bảo sự ổn định và hiệu suất của mạch.

Mạch RX SAMPLER được trang bị các nguồn tín hiệu đầu vào phù hợp nhằm mô phỏng, phân tích và đảm bảo chức năng lấy mẫu và lưu trữ dữ liệu chính xác, như thể hiện trong hình 4.2.

Setup/hold time là yếu tố quan trọng quyết định điều kiện timing giữa tín hiệu dữ liệu và tín hiệu xung clock Việc thiết kế testbench cho setup/hold time là cần thiết để đảm bảo mạch lấy mẫu đúng thời điểm quy định, như thể hiện trong hình 4.3.

Nhóm thực hiện đã phát triển các testbench cho mạch RX SAMPLER và toàn bộ hệ thống MIPI D-PHY HS-RX DATA nhằm phân tích và mô phỏng chức năng trong miền thời gian (Transient Simulation) Qua đó, nhóm đánh giá các kết quả liên quan đến định thời (timing), độ trễ (delay) và thời gian tăng (slew time).

MÔ HÌNH MÔ PHỎNG VÀ ĐỊNH NGHĨA CÁC TESTCASE

❖ Điều kiện mô phỏng chung

Bảng 4.6 Điều kiện chung trong quá trình mô phỏng và phân tích kết quả

Technology Công nghệ TSMC 65nm

Data Rate Tốc độ dữ liệu tối đa 2,5Gbps

DDR Clock Tần số xung clock tối đa 1,25 GHz

TT_1,2V_25°C SS_1,08V_-40°C SS_1,08V_125°C FF_1,32V_-40°C FF_1,32V_125°C

UI Unit Interval 1/var_dr = 0.4ns

Theo tiêu chuẩn MIPI D-PHY, Unit Interval (UI) được xác định là một chu kỳ bit dữ liệu, với công thức 1 UI = 1/data rate = 1/2.5G = 0.4ns Ngoài ra, corner được định nghĩa là các trường hợp với điều kiện PVT (Process – Voltage – Temperature) khác nhau, giúp hỗ trợ phân tích và mô phỏng mạch ở nhiều khía cạnh, mang lại độ chính xác cao hơn.

4.3.1 Các Testcase cho mạch RX PREAMP

Tạo testcase là bước thiết yếu trong việc đánh giá hiệu suất của mạch thiết kế, giúp điều chỉnh và thay đổi để đảm bảo mạch hoạt động đúng chức năng.

4.3.1.1 Testcase 1: Phân tích DC để đo dòng điện tham chiếu mạch IREF thu được

Để đảm bảo hoạt động hiệu quả của transistor MN_EN, cần cài đặt các nguồn DC cung cấp điện áp VDD và điện áp đầu vào Dưới đây là bảng mô tả chi tiết các giá trị thông số cần thiết cho việc mô phỏng mạch.

Bảng 4.7 Bảng các giá trị liên quan đến mô phỏng và phân tích mạch IREF

Điện áp nguồn (var_vdd) có giá trị tối thiểu là 1.08 V, giá trị điển hình 1.2 V và giá trị tối đa 1.32 V Tín hiệu cho phép (var_en) nằm trong khoảng từ 0 đến 1 V Điện áp đầu vào MN_EN được tính bằng var_vdd nhân với var_en Dòng điện tham chiếu (iref) được đo bằng microampe (uA).

VB Điện áp bias đầu ra - mV

- Đo dòng điện Iref và điện áp bias đầu ra (VB) thu được tại 5 corner, đánh giá kết quả thu được

- Đo đạc dòng điện sao chép của các nguồn dòng được sử dụng trong các sub-block PREAMP, đánh giá về tỉ lệ sao chép dòng

4.3.1.2 Testcase 2: Mô phỏng và phân tích mạch PREAMP

Mạch PREAMP có vai trò quan trọng trong việc khuếch đại tín hiệu đầu vào, đồng thời băng thông hoạt động của nó ảnh hưởng trực tiếp đến phạm vi tần số của hệ thống Để đáp ứng tiêu chuẩn MIPI D-PHY với tốc độ dữ liệu 2.5Gbps, mạch PREAMP cần đảm bảo khả năng đáp ứng tần số lên đến 1.25GHz.

Bảng 4.8 tổng hợp chi tiết yêu cầu đầu vào - đầu ra và các giá trị cài đặt cho tín hiệu đầu vào mạch PREAMP

Bảng 4.8 Yêu cầu và các thông số được cài đặt để mô phỏng mạch PREAMP

Thông số min typ max Đơn vị

Yêu cầu đầu vào cho hệ thống bao gồm điện áp nguồn từ 1.08 đến 1.32 V, điện áp CM đầu vào trong khoảng 70 - 330 mV, và điện áp đầu vào vi sai từ 40 mV trở xuống Thời gian chuyển đổi được thiết lập là 0.1 * ui giây, với tốc độ dữ liệu đạt 2.5 Gbps Đối với đầu vào xung Pulse INN - INP, điện áp DC cần thiết là var_vcm V, trong khi điện áp cao và thấp được xác định là var_vcm ± var_vdiff V và var_vcm ∓ var_vdiff V tương ứng.

Chu kỳ 2/var_dr s Độ rộng xung (1/var_dr) - var_trf s

AVG_CUR Dòng điện tiêu thụ toàn mạch - - 4 mA

VCM_OUT Điện áp CM đầu ra - - 450 mV

GAIN Độ khuếch đại 8 - - dB20

BW_-3dB Băng thông -3dB 1.25 - - GHz

DELAY_IN2OUT Độ trễ giữa đầu vào - đầu ra - - 0.1*ui s

SLEW TIME Thời gian chuyển đổi mức tín hiệu - - 100 ps

SLEW RATE Tốc độ chuyển đổi mức tín hiệu - V/μs

Kiểm tra vùng hoạt động của các transistor quan trọng như MP_TAIL, MP_DIFN và MP_DIFP trong cả 5 corner là rất cần thiết Điều này đảm bảo rằng các transistor này đáp ứng các điều kiện hoạt động với khoảng điện áp đầu vào CM từ 70mV đến 330mV.

+ Đo dòng tiêu thụ của mạch, điện áp common-mode đầu ra

+ Kiểm tra độ khuếch đại mạch đạt được

+ Kiểm tra đáp ứng tần số của mạch - mạch hoạt động được ở tần số 1.25GHz (thỏa tốc độ dữ liệu 2.5Gbps với DDR Clock)

+ Kiểm tra chức năng mạch trên miền thời gian, đánh giá các yếu tố như độ trễ (delay), thời gian chuyển đổi (slew time),

+ “Double check” độ khuếch đại của mạch

4.3.2 Testcase: Kiểm tra hoạt động của mạch RX SAMPLER

Mục đích của bài kiểm tra là xác định chức năng lấy mẫu của mạch RX SAMPLER khi có tác động của xung Clock, đồng thời đảm bảo lưu trữ dữ liệu cho đến khi có tác động tiếp theo từ mạch SAMPLER Testcase sẽ kiểm tra hoạt động của mạch dưới các điều kiện PVT với dữ liệu đầu vào HS - 1 và HS - 0.

- Kiểm tra các tín hiệu đầu ra đảm bảo mạch thực hiện đúng chức năng

- Đo dòng điện và công suất tiêu thụ của toàn mạch ở các điều kiện PVT

- Đo độ trễ tín hiệu đầu ra khi có tác động xung clock cạnh xuống

- Đo thời gian chuyển đổi dữ liệu cạnh lên, cạnh xuống ở tín hiệu đầu ra

Bảng 4.9 dưới đây mô tả chi tiết các yêu cầu giá trị đầu vào, đầu ra khi tạo testcase để mô phỏng

Bảng 4.9 Yêu cầu và các thông số được cài đặt để mô phỏng mạch SAMPLER

Yêu cầu đầu vào cho hệ thống bao gồm điện áp nguồn var_vdd từ 1.08 đến 1.32 V, điện áp đầu vào common-mode var_vcm là 100 mV, và điện áp đầu vào vi sai var_vdiff là 430 mV Thời gian chuyển đổi xung clock var_clk_trf là 0.1*ui s, trong khi thời gian chuyển đổi dữ liệu đầu vào var_data_trf là 0.2*ui s Tốc độ dữ liệu var_dr đạt 2.5 Gbps, với đầu vào xung là PULSE INN - INP.

INN INP Điện áp DC var_vcm V Điện áp cao var_vcm + var_diff var_vcm - var_diff V Điện áp thấp var_vcm - var_diff var_vcm + var_diff V

Chu kỳ 4/var_dr s Độ rộng xung 2/var_dr - var_data_trf s

TÍN HIỆU XUNG CLOCK - CLKB Điện áp DC var_vdd/2 V

70 Điện áp cao var_vdd V Điện áp thấp 0 V

Thời gian chuyển đổi var_clk_trf s Độ rộng xung 1/var_dr - var_clk_trf s

4.3.3 Testcase: Tính toán - đo đạc setup/hold time

Mục đích của nghiên cứu này là xác định khoảng thời gian ngắn nhất mà dữ liệu cần ổn định trước và sau khi có tác động của xung Clock Điều này nhằm đảm bảo rằng mạch lấy mẫu và lưu trữ dữ liệu hoạt động chính xác.

Bảng 4.10 Các thông số được cài đặt để mô phỏng và tính toán setup/hold time

Các dữ liệu cơ sở

Clock-to-Q delay T clk2Q - - T0*101% ns

71 ĐẦU VÀO XUNG PULSE INN - INP Điện áp DC var_vcm V Điện áp cao var_vcm ± var_vdiff V Điện áp thấp var_vcm ∓ var_vdiff V

Chu kỳ 4/var_dr s Độ rộng xung (2/var_dr) - var_data_trf s Độ trễ tín hiệu var_data_tdl s

TÍN HIỆU XUNG CLOCK - CLKB Điện áp DC var_vdd/2 V Điện áp cao var_vdd V Điện áp thấp 0 V

Thời gian chuyển đổi var_clk_trf s Độ rộng xung (1/var_dr) - var_clk_trf s Độ trễ tín hiệu var_clk_tdl s

4.3.4 Các testcase cho toàn bộ hệ thống MIPI D-PHY HS-RX DATA

Việc kiểm tra toàn bộ hệ thống MIPI D-PHY HS-RX DATA là cần thiết để đảm bảo tính toàn vẹn và hiệu quả hoạt động của hệ thống HS-RX DATA cần phải lấy mẫu và lưu trữ dữ liệu bằng DDR Clock với tần số 1.25GHz, tương ứng với tốc độ dữ liệu 2.5Gbps, đảm bảo trong mỗi chu kỳ xung Clock, hệ thống lấy mẫu và lưu trữ 2 bit dữ liệu.

4.3.4.1 Testcase 1: Kiểm tra chức năng hoạt động DDR với dữ liệu đầu vào [ 1010 ]

Mục đích: Kiểm tra hoạt động của toàn hệ thống ở chế độ DDR (Double Data Rate) với các yêu cầu thiết kế dựa trên tiêu chuẩn MIPI D-PHY

- Kiểm tra các tín hiệu đầu ra đảm bảo mạch thực hiện đúng chức năng

- Đo dòng điện và công suất tiêu thụ của toàn mạch ở các điều kiện PVT

- Đo độ trễ tín hiệu đầu ra so với tín hiệu xung clock khi có tác động

- Đo thời gian chuyển đổi dữ liệu cạnh lên, cạnh xuống ở tín hiệu đầu ra

Bảng 4.11 Các thông số được cài đặt để mô phỏng chức năng mạch với tín hiệu dữ liệu [ 1010 ]

Yêu cầu đầu vào cho hệ thống bao gồm điện áp nguồn (var_vdd) từ 1.08 đến 1.32 V, điện áp đầu vào common-mode (var_vcm) trong khoảng 70 - 330 mV, và điện áp đầu vào vi sai (var_vdiff) từ 40 - 400 mV Thời gian chuyển đổi xung clock (var_clk_trf) và dữ liệu đầu vào (var_data_trf) đều là 0.1 * ui s Tốc độ dữ liệu (var_dr) đạt tối đa 2.5 Gbps Hệ thống sử dụng đầu vào xung pulse INN - INP.

73 Độ rộng xung 1/var_dr - var_data_trf s

4.3.4.2 Testcase 2: Kiểm tra hoạt động mạch với dữ liệu [ 1100 ], đảm bảo mạch chạy đúng chức năng

Mục đích của việc kiểm tra với dữ liệu đầu vào khác nhau là nhằm nâng cao tính chính xác và độ tin cậy của toàn bộ hệ thống Bảng 4.12 dưới đây trình bày chi tiết các yêu cầu về giá trị đầu vào và đầu ra trong quá trình tạo testcase.

Bảng 4.12 Các thông số được cài đặt để mô phỏng chức năng mạch với tín hiệu dữ liệu [ 1100 ]

Yêu cầu đầu vào var_vdd Điện áp nguồn 1.08 1.2 1.32 V

Điện áp đầu vào common-mode nằm trong khoảng 70 - 330 mV, trong khi điện áp đầu vào vi sai dao động từ 40 - 400 mV Thời gian chuyển đổi xung clock là 0.1*ui giây và thời gian chuyển đổi dữ liệu đầu vào cũng là 0.1*ui giây Tốc độ dữ liệu đạt 2.5 Gbps, với đầu vào xung là Pulse INN - INP.

Chu kỳ 4/var_dr s Độ rộng xung 2/var_dr - var_data_trf s

KẾT QUẢ MÔ PHỎNG KHỐI PREAMP

Khối PREAMP đóng vai trò quan trọng trong xử lý tín hiệu tương tự, vì vậy việc mô phỏng và phân tích mạch dưới nhiều điều kiện khác nhau như DC, AC và transient là cần thiết Đánh giá kết quả thu được và các xu hướng hoạt động của mạch trong mọi tình huống và thay đổi là yếu tố then chốt để đảm bảo mạch hoạt động đúng chức năng.

Mạch PREAMP được thiết kế cụ thể và chi tiết như hình 4.5

4.4.1 Kết quả mô phỏng và đánh giá mạch IREF

Khối IREF trong mạch PREAMP đóng vai trò quan trọng trong việc cung cấp dòng điện ổn định cho các khối khuếch đại hoạt động, đảm bảo hiệu suất và độ tin cậy của hệ thống Kết quả đo được về dòng Iref cho thấy sự ổn định cần thiết cho các ứng dụng khuếch đại.

Hình 4.6 Biểu đồ thể hiện giá trị dòng tham chiếu thu được ở các corner

Dòng điện giữa các corner có sự chênh lệch, với SS tiêu thụ ít dòng điện hơn trong khi FF yêu cầu dòng cao Độ ổn định của dòng điện tham chiếu là yếu tố quan trọng, đảm bảo giá trị dòng điện tương đồng ở mọi điều kiện Đây là một trong những hạn chế mà nhóm cần cải thiện cho đề tài, cần thay đổi cấu trúc mạch để duy trì dòng điện không đổi giữa các corner.

❖ Nguyên nhân dẫn đến sự chênh lệch trên:

● Dòng điện tỉ lệ nghịch với nhiệt độ: nhiệt độ lớn - dòng điện nhỏ

● Điện áp nguồn cung cấp ở TT bằng 1.2V và có sự chênh lệch ± 10% với FF, SS

Vì thế, dòng điện tại các corner cũng có sự khác biệt

- TT (typical NMOS - typical PMOS): các transistor hoạt động trung bình và ổn định Dòng điện qua mosfet cũng ở mức trung bình trong điều kiện tiêu chuẩn

Trong cấu hình SS (slow NMOS - slow PMOS), dòng điện qua mosfet giảm so với trạng thái tiêu chuẩn (TT) do độ linh hoạt của các hạt mang điện thấp hơn, dẫn đến khả năng dẫn điện của các transistor bị giảm.

FF (fast NMOS - fast PMOS) cho phép dòng điện qua MOSFET tăng cao hơn so với các công nghệ trước đây nhờ vào độ linh hoạt cao của các hạt mang điện, từ đó nâng cao khả năng dẫn điện.

Để tạo ra dòng điện ổn định bằng cách sử dụng MOSFET, cần lưu ý rằng quá trình này khá phức tạp do dòng điện chịu ảnh hưởng từ nhiều yếu tố, bao gồm loại MOSFET (NMOS, PMOS), nhiệt độ, mức điện áp và điều kiện hoạt động.

4.4.2 Kết quả mô phỏng và đánh giá mạch PREAMP

Chức năng chính của mạch PREAMP là khuếch đại tín hiệu, với khả năng đáp ứng tần số lên đến 1.25GHz, đây là tiêu chí quan trọng để đánh giá hiệu suất của mạch PREAMP.

4.4.2.1 Testcase 1: Kết quả và đánh giá tỉ lệ sao chép dòng

Mạch IREF trong sơ đồ khối cung cấp dòng điện cho các nguồn trong khối khuếch đại STAGE_1 và STAGE_2 Dòng sao chép phụ thuộc vào tỉ lệ (W/L) giữa MP_TAIL và MP_DIO, được xác định qua phương trình tỉ lệ “copy” dòng lý thuyết với L = 120nm.

∗ = 25 (lần) Bảng 4.13 Bảng thống kê các kết quả về dòng sao chép

Thông số Đơn vị min typ max Min Corner Max Corner

VBIAS mV 440,5 585,9 707,4 SS_1,08V_40°C FF_1,32V_125°C S1_CUR mA 0,37 - 1,83

S2_CUR mA 0,41 - 1,73 SS_1,08V_125°C tại vcm_in = 70m

RATIO lần 16.5 - 26 SS_1,08V_40°C tại vcm_in = 330m

➔ Kết quả thu được từ bảng 4.13 cho thấy:

Tỉ lệ sao chép dòng giữa các corner có sự khác biệt rõ rệt, trong đó khả năng dẫn dòng ở FF vượt trội hơn hẳn so với hai corner còn lại, dẫn đến tỉ lệ dòng được sao chép chính xác hơn.

- Dòng sao chép giữa các corner gần như đảm bảo được “copy” trên 80%, tuy nhiên

“worst-case” tại corner SS_1.08V_40°C với vcm_in = 330mV

Trong quá trình thiết kế mạch, dòng điện sao chép phụ thuộc vào độ lệch giữa VB và Vtail; độ chênh lệch nhỏ dẫn đến tỉ lệ sao chép cao hơn, giúp transistor ít bị ảnh hưởng bởi CLM Khi dòng điện ít phụ thuộc vào sự thay đổi điện áp, transistor có thể hoạt động như một nguồn dòng lý tưởng Tuy nhiên, mọi thay đổi trong tín hiệu tương tự đều ảnh hưởng đến hoạt động của mạch, tạo ra sự trade-off giữa các thông số Do đó, công thức được sử dụng để phân tích và dự đoán xu hướng hoạt động của mạch, mặc dù không hoàn toàn chính xác theo tỉ lệ lý thuyết.

❖ Lưu ý trong hiệu chỉnh mạch:

Để hạn chế ảnh hưởng của CLM và ổn định dòng điện, cần chọn chiều dài kênh (L) cho diode-connected và các nguồn dòng sao chép lớn Tuy nhiên, cần tránh việc tăng chiều dài kênh quá mức vì điều này có thể ảnh hưởng đến yêu cầu về diện tích Bên cạnh đó, để nâng cao độ chính xác trong việc sao chép dòng, các transistor thường được ưu tiên "bias" hoạt động trong vùng bão hòa.

4.4.2.2 Testcase 2: Kết quả và đánh giá mô phỏng mạch PREAMP

Phân tích DC không chỉ đánh giá dòng điện thu được từ mạch PREAMP mà còn chú trọng đến điện áp common-mode đầu ra, nhằm đảm bảo điện áp này phù hợp với mạch SAMPLER phía sau.

Hình 4.7 Biểu đồ thể hiện điện áp CM ngõ ra với điện áp CM đầu vào khác nhau

➔ Kết quả thu được ở biểu đồ hình 4.7 cho thấy:

Trong các điều kiện hoạt động khác nhau, mạch vẫn đảm bảo đáp ứng các yêu cầu đề ra Tại các chế độ TT, SS và FF, yêu cầu về điện áp CM ngõ ra sẽ khác nhau do transistor có điện áp ngưỡng Vth và dòng điện tiêu thụ khác nhau Do đó, cần phải hiệu chỉnh để đảm bảo transistor hoạt động trong vùng cho phép, đặc biệt là các transistor DIFF PAIR phải hoạt động trong vùng bão hòa để thực hiện đúng chức năng khuếch đại.

Điện áp đầu ra của CM là yếu tố quan trọng quyết định hiệu suất hoạt động của mạch Trong quá trình hiệu chỉnh, cần chú ý đến điện áp này, đặc biệt khi hệ thống chủ yếu sử dụng PMOS, vì điện áp không nên vượt quá mức cho phép.

❖ Phân tích AC: mạch PREAMP phải đảm bảo đáp ứng tần số 1.25GHz

Hình 4.8 Biểu đồ thể hiện GAIN_DC và GAIN_AC ở các corner

Yêu cầu độ khuếch đại cho mạch PREAMP không quá cao, chỉ cần điện áp đầu ra đủ lớn để phục vụ cho mạch RX SAMPLER trong việc lấy mẫu và lưu trữ dữ liệu chính xác Theo biểu đồ hình 4.8, GAIN_DC lớn nhất đạt khoảng 11dB (theo dB20) tại corner TT_1.2V_25°C, và độ khuếch đại này tương đối đồng nhất giữa các corner khác nhau.

KẾT QUẢ MÔ PHỎNG KHỐI SAMPLER

Quá trình phân tích và đánh giá khối SAMPLER tập trung vào hai phần chính:

- Chức năng: lấy mẫu khi có xung Clock tác động cạnh xuống và lưu trữ dữ liệu đó đến khi có sự tác động tiếp theo

- Tính toán setup/hold time - ràng buộc về timing giữa tín hiệu dữ liệu và tín hiệu xung Clock

4.5.1 Kết quả thông số kích thước của mạch SAMPLER Để mô phỏng mạch SAMPLER đạt được các yêu cầu thiết kế ở bảng 4.9 nhóm đã thiết kế và điều chỉnh các kích thước của transistor có trong mạch, đảm bảo mạch hoạt động đúng với lý thuyết Hình 4.11 dưới đây thể hiện rõ các kích thước của mạch STRONG ARM LATCH và hình 4.12 và hình 4.13 thể hiện sơ đồ khối cũng như các kích thước của mạch SR LATCH

Hình 4.11 Kích thước của mạch STRONG ARM LATCH

Hình 4.12 Sơ đồ khối SR LATCH

Hình 4.13 Kích thước của INV và NAND trong mạch SR LATCH

4.5.2 Kết quả mô phỏng và đánh giá mạch SAMPLER

Kết quả mô phỏng phân tích hoạt động chức năng của mạch SAMPLER được thể hiện qua dạng sóng hình 4.14

Hình 4.14 Dạng sóng mạch SAMPLER tại TT_1.2V_25°C

❖ Phân tích dạng sóng thu được từ hình 4.14:

- Khi xung CLKB ở mức 1 kéo S và R xuống mức 0 đồng thời giữ nguyên giá trị đầu ra Q ở mức 0 chuẩn bị cho giai đoạn tiếp theo

Xung CLKB tác động tại vị trí V1 với tín hiệu đầu vào INP mức 1 sẽ kéo S lên mức 1 và giữ R ở mức 0 Khi đó, SR LATCH hoạt động ở trạng thái Set, dẫn đến ngõ ra Q lập tức tăng lên mức 1.

Khi Xung CLKB tác động cạnh lên ở trạng thái mức 1, nó sẽ đặt lại trạng thái của S và R về 0 Qua khối SR LATCH, ngõ ra Q vẫn giữ nguyên giá trị ở mức 1.

Xung CLKB tác động tại vị trí V2 với tín hiệu đầu vào INP ở mức 0 sẽ làm R tăng lên mức 1, trong khi S giữ nguyên ở mức 0 Kết quả là SR LATCH hoạt động ở trạng thái Reset, dẫn đến ngõ ra Q giảm xuống mức 0.

Kết luận, dạng sóng tín hiệu đầu ra của mạch SAMPLER như thể hiện trong hình 4.14 hoàn toàn phù hợp với chức năng của mạch và bảng trạng thái (bảng 3.5) đã được mô tả trước đó Mạch này đảm bảo quá trình lấy mẫu diễn ra khi có xung Clock tác động vào cạnh xuống, đồng thời lưu trữ dữ liệu cho đến khi nhận được xung Clock tiếp theo.

Biểu đồ hình 4.15 thể hiện rõ sự chênh lệch độ trễ Clock-to-Q khi mạch SAMPLER hoạt động

Biểu đồ 4.15 minh họa sự khác biệt đáng kể về độ trễ Clock_to_Q giữa các dữ liệu đầu vào HS-0 và HS-1.

❖ Phân tích độ trễ Ck2Q của dữ liệu vào HS-0 lớn hơn so với HS-1:

Hình 4.16 Phân tích độ trễ IN2OUT giữa hai data bit HS-0 và HS-1

Mạch SAMPLER chỉ lấy một tín hiệu ngõ ra Q của SR LATCH

● Trường hợp 1: Data bit là HS-1

Hình 4.16 a) Đối với dữ liệu HS-1, mạch SR LATCH chỉ cần trải qua 3 giai đoạn để được tín hiệu ngõ ra Q = 1 (khi SN = 0 thì ngõ ra Q lập tức bằng 1)

● Trường hợp 2: Data bit là HS-0

Hình 4.16 b) Đối với dữ liệu HS-0, để ngõ ra Q = 0 mạch SR LATCH phải trải qua 4 giai đoạn (phụ thuộc vào giá trị ngõ ra QN)

Sự chênh lệch độ trễ giữa dữ liệu ngõ vào HS-0 và HS-1 là một vấn đề quan trọng, với Delay CK2Q của HS-0 lớn hơn Delay CK2Q của HS-1 Hạn chế này cần được xem xét khi đánh giá hiệu suất của hệ thống.

KẾT QUẢ MÔ PHỎNG SETUP/HOLD TIME

Hình 4.17 thể hiện điểm lấy mẫu lý tưởng của mạch SAMPLER, đồng thời thể hiện cách tính thời gian thiết lập và giữ

Hình 4.17 Xác định setup/hold time và delay_CK2Q ở điều kiện lý tưởng

Các giá trị được đo ở hình 4.17 được sử dụng làm điều kiện cơ sở để mô phỏng và tính toán thời gian setup/hold phù hợp cho mạch hoạt động Để đảm bảo hiệu suất, yêu cầu pushout được đặt ở mức 1%.

88 thời điểm lấy mẫu của SAMPLER phải thỏa điều kiện độ trễ tối đa cho phép là 101% so với trường hợp lý tưởng

Kết quả mô phỏng setup/hold time và delay_CK2OUT được thống kê như sau: Bảng 4.14 Bảng kết quả setup/hold time và delay_CK2OUT

Thông số Đơn vị Spec

- t0: độ trễ giữa tín hiệu đầu ra và tín hiệu xung Clock ở điều kiện lý tưởng (xung Clock tác động ở ngay giữa chu kỳ bit)

- t_ck2out: độ trễ giữa tín hiệu đầu ra và xung Clock khi pushout 1% - cũng là điều kiện về thời gian độ trễ tối đa mà mạch cho phép

- t_setup_ideal / t_hold_ideal: setup/hold time ở điều kiện tiêu chuẩn

- t_setup / t_hold: thời gian tối thiểu dữ liệu đầu vào cần ổn định trước/sau khi có sự tác động của xung Clock

Bảng 4.14 trình bày kết quả đo đạc thời gian setup/hold ở tất cả các corner, trong đó trường hợp "worst-case" xảy ra ở quá trình SS Do đó, để đảm bảo tính chính xác và độ tin cậy của mạch SAMPLER trong quá trình lấy mẫu và lưu trữ, cần chú trọng đến các yếu tố này.

Trong mọi điều kiện hoạt động của PVT, tín hiệu dữ liệu cần đạt thời gian ổn định tối thiểu là 65ps trước và 46ps sau khi có tác động của xung Clock.

KẾT QUẢ MÔ PHỎNG CHỨC NĂNG MIPI D-PHY HS-RX DATA

Kiểm tra và đánh giá hệ thống MIPI D-PHY HS-RX DATA cho phép lấy mẫu và lưu trữ 2 bit dữ liệu trong cùng một chu kỳ xung Clock, đáp ứng yêu cầu sử dụng DDR Clock với tần số tối đa 1.25GHz Điều này đảm bảo tốc độ dữ liệu tối đa 2.5Gbps trên mỗi LANE theo tiêu chuẩn MIPI D-PHY v1.2.

4.7.1 Testcase 1: Kiểm tra chức năng hoạt động DDR

Kết quả dạng sóng hình 4.18 thể hiện chức năng của toàn hệ thống hoạt động được chế độ DDR (Double Data Rate) ở tần số xung Clock 1.25GHz

Hình 4.18 Dạng sóng mạch đầu ra của HS-RX DATA tại vcm_in = 70mV ở

TT_1.2V_25°C, tín hiệu dữ liệu = [ 1010 ]

Phân tích kết quả từ dạng sóng hình 4.18 thành bảng trạng thái hoạt động – bảng 4.15 dưới đây:

Bảng 4.15 Bảng trạng thái hoạt động với dữ liệu [ 1010 ]

Vị trí CLK CLKB HS-DATA OUTN OUTP

- Tín hiệu đầu ra OUTN của HS-RX DATA thay đổi theo tín hiệu đầu vào INP chỉ khi xung CLK tác động cạnh xuống vị trí V2, V4

- Tín hiệu đầu ra OUTP của HS-RX DATA thay đổi theo tín hiệu đầu vào INP chỉ khi xung CLKB tác động cạnh xuống V1, V3

Dạng sóng tín hiệu đầu ra của mạch D-PHY HS-RX DATA, như thể hiện trong hình 4.18, hoàn toàn khớp với chức năng của mạch và bảng trạng thái hoạt động đã được mô tả trong bảng 3.3.

 Kết luận: Hai khối SAMPLER sẽ thay phiên hoạt động nhằm đáp ứng yêu cầu lấy mẫu và lưu trữ 2 bit dữ liệu trong cùng một chu kỳ clock

4.7.2 Testcase 2: Kiểm tra hoạt động mạch với dữ liệu [ 1100 ] đảm bảo mạch chạy đúng chức năng Để kiểm tra và đảm bảo tính chính xác và độ tin cậy về chức năng hoạt động của toàn hệ thống, nhóm thực hiện đã mô phỏng thêm trường hợp với dữ liệu đầu vào [ 1100 ] và dạng sóng thu được như hình 4.19

Hình 4.19 Dạng sóng mạch đầu ra của HS-RX DATA tại vcm_in = 70mV ở

TT_1.2V_25°C, tín hiệu dữ liệu = [ 1100 ]

Hệ thống RX DATA đảm bảo việc lấy mẫu và lưu trữ dữ liệu với tốc độ 2.5Gbps nhờ vào DDR Clock có tần số xung 1.25GHz, cho phép lưu trữ 2 bit dữ liệu trong mỗi chu kỳ xung Kết quả đo đạc cho thấy dòng điện, công suất tiêu thụ, và độ trễ tín hiệu đầu ra OUTN, OUTP khi có tác động của xung clock cạnh xuống CLK và CLKB, cùng với thời gian chuyển đổi dữ liệu của tín hiệu đầu ra OUTN, OUTP hoạt động ở VCM = 70m (bảng 4.16) và VCM = 330m (bảng 4.17).

Bảng 4.16 Bảng tổng hợp kết quả mô phỏng HS-RX DATA với VCM = 70m

The article presents key performance metrics for electronic components, detailing average current (AVG_CUR) values ranging from 0.914 mA to 3.703 mA and average power (AVG_POW) from 0.987 mW to 4.887 mW at specified conditions (SS_1.08V_-40C and FF_1.32V_-40C) Timing characteristics are highlighted, with CK2OUTP_HS and CK2OUTN_HS outputs exhibiting delays under 200 ps, while FT_OUTP and RT_OUTP outputs show less than 60 ps delays The specified ranges for CK2OUTP_HS-1, CK2OUTP_HS-0, CK2OUTN_HS-1, and CK2OUTN_HS-0 fall between 34.78 ps and 123.2 ps, while FT and RT outputs range from 13.46 ps to 38.66 ps, ensuring optimal performance under the given conditions.

Bảng 4.17 Bảng tổng hợp kết quả mô phỏng HS-RX DATA với VCM = 330m

The article presents key specifications for various electrical parameters under specific conditions The average current (AVG_CUR) ranges from 0.859 mA to 3.541 mA at -40°C, while the average power (AVG_POW) varies from 0.928 mW to 4.675 mW under the same conditions For signal timing, CK2OUTP_HS-1 and CK2OUTP_HS-0 exhibit delays of less than 200 ps, with respective ranges of 34.83 to 96.57 ps and 44.4 to 123.9 ps Additionally, FT_OUTP_90/10 and RT_OUTP_10/90 both maintain delays under 60 ps, with ranges of 15.38 to 37.13 ps and 13.36 to 33.86 ps, respectively Similar specifications apply to CK2OUTN and FT_OUTN outputs, with respective ranges demonstrating consistent performance across the parameters.

- AVG_CUR: Dòng điện tiêu thụ của hệ thống D-PHY HS-RX DATA

- AVG_POW: Công suất tiêu thụ của hệ thống D-PHY HS-RX DATA

- CK2OUTP_HS-1: Độ trễ đầu ra OUTP so với tác động xung clock CLKB (dữ liệu đầu vào là 1)

- CK2OUTP_HS-0: Độ trễ đầu ra OUTP so với tác động xung clock CLKB (dữ liệu đầu vào là 0)

- FT_OUTP_90/10: Thời gian chuyển đổi đầu ra OUTP từ mức cao 90% xuống mức thấp 10%

- RT_OUTP_10/90: Thời gian chuyển đổi đầu ra OUTP từ mức thấp 10% lên mức cao 90%

- CK2OUTN_HS-1: Độ trễ đầu ra OUTN so với tác động xung clock CLK (dữ liệu đầu vào là 1)

- CK2OUTN_HS-0: Độ trễ đầu ra OUTN so với tác động xung clock CLK (dữ liệu đầu vào là 0)

- FT_OUTN_90/10: Thời gian chuyển đổi đầu ra OUTN từ mức cao 90% xuống mức thấp 10%

- RT_OUTN_10/90: Thời gian chuyển đổi đầu ra OUTN từ mức thấp 10% lên mức cao 90%

Hệ thống D-PHY HS-RX DATA hoạt động ở VCMpm và VCM30m vẫn đáp ứng yêu cầu thiết kế chung Nhóm thực hiện đề tài chủ yếu tập trung vào việc đảm bảo hệ thống hoạt động đúng chức năng DDR Các thông số đo được chỉ có sự chênh lệch do điều kiện PVT.

Dòng điện và công suất tiêu thụ của hệ thống D-PHY HS-RX DATA thay đổi tùy thuộc vào tốc độ hoạt động của corner, điện áp cung cấp và nhiệt độ Cụ thể, corner FF sẽ tạo ra dòng điện và công suất tiêu thụ cao nhất trong hệ thống.

SS sẽ đo được dòng điện, công suất tiêu thụ thấp nhất

- Thời gian chuyển đổi dữ liệu giữa cạnh lên và cạnh xuống cách nhau 1~4ps gần như bằng nhau

Độ trễ đầu ra thay đổi giữa các corner nhưng vẫn đáp ứng yêu cầu thiết kế Sự chênh lệch chủ yếu xuất phát từ dữ liệu đầu vào HS-0 và HS-1, chịu ảnh hưởng của bộ SR LATCH trong mạch SAMPLER.

Biểu đồ dưới đây (hình 4.20) so sánh dòng điện tiêu thụ của hệ thống D-PHY HS-RX DATA với VCM = 70m và 330m trong các chế độ PVT khác nhau.

Biểu đồ trong hình 4.27 so sánh công suất tiêu thụ của hệ thống D-PHY HS-RX DATA ở VCM = 70m và 330m khi hoạt động trong các chế độ PVT (Process - Voltage - Temperature) Hình 4.20 minh họa dòng điện tiêu thụ của D-PHY HS-RX DATA.

Hình 4.21 Công suất tiêu thụ của D-PHY HS-RX DATA

Dựa trên biểu đồ hình 4.20 và hình 4.21, có thể thấy rằng dòng điện và công suất tiêu thụ trong mạch có sự khác biệt rõ rệt giữa các điều kiện PVT khác nhau, cụ thể là SS < TT < FF.

Hình 4.22 Độ trễ giữa xung Clock và ngõ ra

Biểu đồ hình 4.22 cho thấy độ trễ giữa xung clock và ngõ ra của hệ thống D-PHY HS-RX DATA với VCM = 70m và 330m không có sự chênh lệch lớn Tuy nhiên, mạch gặp phải hạn chế về độ trễ chênh lệch giữa dữ liệu đầu vào HS-1 và HS-0, nguyên nhân chủ yếu là do mạch SR LATCH.

4.7.3 Kết luận về hoạt động của hệ thống HS-RX DATA

Hệ thống HS-RX DATA hoạt động hiệu quả theo tiêu chuẩn MIPI D-PHY v1.2, đảm bảo chức năng và yêu cầu đã đề ra Hệ thống sử dụng DDR Clock với tần số 1.25GHz, cho phép tốc độ dữ liệu đạt 2.5Gbps mỗi Lane.

Tiêu đề	Thiết Kế Và Đánh Giá Mạch MIPI D-PHY High-Speed Receiver Data Sử Dụng Công Nghệ TSMC 65Nm
Tác giả	Nguyễn Yến Nhi, Nguyễn Ngọc Thanh Ngân
Người hướng dẫn	TS. Đỗ Duy Tân
Trường học	Trường Đại Học Sư Phạm Kỹ Thuật Thành Phố Hồ Chí Minh
Chuyên ngành	Công Nghệ Kỹ Thuật Máy Tính
Thể loại	Đồ Án Tốt Nghiệp
Năm xuất bản	2024
Thành phố	TP. Hồ Chí Minh

Định dạng
Số trang	122
Dung lượng	6,73 MB