Bài thí nghiệm 3 và 4 môn học hệ thống số design, simulate and implement a d flip flop using j k flip flops (allowed to use other logic gates if necessary)

 Mỗi D Flip-Flop sẽ chia tần số tín hiệu xung nhịp cho 2, nên để output có tần số nhỏ hơn tần số CLK 16 lần thì: Vậy cần phải dùng 4 Flip-flop để xây dựng 1 mạch có tần số output nhỏ hơ

ĐẠI HỌC QUỐC GIA TP.HCM

TRƯỜNG ĐẠI HỌC BÁCH KHOA TP.HCM KHOA KHOA HỌC VÀ KỸ THUẬT MÁY TÍNH

BÀI THÍ NGHIỆM 3 và 4 MÔN HỌC: HỆ THỐNG SỐ

NHÓM: 7

GVHD:Phạm Công Thái

SINH VIÊN:

Tp.HCM, 2024

2.3.1 Design, simulate and implement a D Flip-flop using J-K Flip-flops

(allowed to use other logic gates if necessary)

Truth Table:

Sơ đồ luận lý:

Sơ đồ Mạch:

2.3.2 Design, simulate and implement the following logic circuit.

Bảng chân trị:

a,Assume that QA, QB, QC are connected to the LEDs What is the

phenomenon of the LEDs? What is the difference among LEDs?

Khi có xung CLK, các LEDs sẽ sáng/tắt như là 1 bộ đếm 3-bit với QA là LSB và

QC là MSB – Sự khác nhau giữa các LEDs chính là tần số của LED sau sẽ bằng

tần số của LED trước chia 2, và tần số của LED đầu tiên sẽ bằng tần số của CLK chia 2:

Tần của QA :fQA= fCLK /2

Tần của QB : fQB= fQA /2

Tần của QC : fQC= fQB /2

b) How many minimum D Flip-flops required to build a circuit in which the output frequency is 16 times less than the Clock In frequency?

 Mỗi D Flip-Flop sẽ chia tần số tín hiệu xung nhịp cho 2, nên để output có tần số nhỏ hơn tần số CLK 16 lần thì:

Vậy cần phải dùng 4 Flip-flop để xây dựng 1 mạch có tần số output nhỏ hơn tần số CLK 16 lần.

2.3.1 Design and simulate a Full Adder built from Half Adders in

Logisim:

- Sơ đồ mạch đơn giản:

Mô phỏng:

-Bảng Thực trị:

2.3.2 Design, simulate and implement a 4-bit Ripple Carry Adder using IC 7483:

- Sơ đồ mạch đơn giản:

-Mô phỏng:

2.3.3 Design, simulate and implement a MOD-10 Asynchronous UP Counter using J-K Flipflops (IC 7473):

-Một bộ đếm MOD-10 sẽ đếm từ 0 đến 9, tức là cần 4 bit để biểu diễn (vì 24= 16 > 10) Do đó, chúng ta cần sử dụng 4 Flip-Flop J-K.

- Sử dụng J-K Flip-Flop tích cực mạch lên, tín hiệu đầu ra lấy từ tín hiệu Q của các FF; nối Q’ của FF trước đó với tín hiệu CLK vào của FF sau.

- Vì mạch đếm chỉ có 10 trạng thái nên tại trạng thái tiếp theo mạch đếm sẽ reset về trạng thái ban đầu (1010 -> 0000).

Bảng thực trị:

Trạng thái hiện

tại

(Q0,Q1,Q2,Q3)

Trạng thái kế tiếp (Q0,Q1,Q2,Q3 )

J0 K0 J1 K1 J2 K2 J3 K3 Reset

Q1Q0

K-map:

Reset =Q3.(Q1 + Q2)

2.3.4 What is the difference between asynchronous and synchronous

counter?

Bộ Đếm Không Đồng Bộ (Asynchronous Counter)

Bộ Đếm Đồng Bộ (Synchronous Counter)

Nguyên tắc hoạt

động  Xung nhịp chỉ được cung cấp cho

flip-flop đầu tiên

 Các flip-flop tiếp theo sẽ nhận tín hiệu từ đầu ra của flip-flop trước đó

 Tín hiệu sẽ truyền qua từng flip-flop một cách tuần tự, tạo ra sự chậm trễ giữa các flip-flop

 Tất cả các flip-flop đều nhận tín hiệu xung nhịp cùng một lúc

 Tất cả các flip-flop thay đổi trạng thái cùng lúc, giảm thiểu độ trễ giữa các flip-flop

Đặc điểm  Hạt động với tốc độ chậm hơn

nhiều so với mạch đếm đồng bộ

 Độ trễ của flip flop trước không cộng dồn vào độ trễ của flip flop

kế tiếp

 Hoạt động được với tín hiệu có tần

số lớn hơn nhiều so với mạch đếm không đồng bộ

 Độ trễ của flip flop trước cộng dồn vào độ trễ của flip flop kế tiếp, nên

độ trễ của toàn bộ mạch đếm lớn Thiết kế Mạch logic đơn giản Thiết kế đòi hỏi mạch logic phức tạp tỉ lệ

thuận với số MOD của mạch

Tần số hoạt động Không phù hợp với các ứng dụng yêu

cầu tần số hoạt động cao

Độ trễ được giảm thiểu do tất cả các flip-flop nhận tín hiệu cùng một lúc

Ứng dụng Được sử dụng trong các ứng dụng đơn

giản, như bộ đếm nhịp thời gian hoặc các mạch không yêu cầu độ chính xác cao về thời gian

Được sử dụng trong các hệ thống kỹ thuật

số phức tạp hơn, như các bộ đếm tốc độ cao, các mạch thời gian thực, và các ứng dụng yêu cầu độ chính xác cao về thời gian

2.3.5 What is the procedure to design a synchronous counter?

Các bước để thiết kế một mạch đếm đồng bộ:

Bước 1 :Xác định số lượng Flip-Flop cần thiết: Một mạch đếm đồng bộ với n Flip-Flop có

thể đếm được 2n - 1 trạng thái

Bước 2 :Chọn loại Flip-Flop

Bước 3 :Thiết kế sơ đồ trạng thái:

Bước 4 :Xây dựng bảng thực trị (State/Excitation Truth Table).

Bước 5 : Xác Định Các Phương Trình Đầu Vào Flip-Flop: Dựa trên bảng trạng thái, xác

định các đầu vào cần thiết cho mỗi flip-flop để đạt được các chuyển đổi trạng thái mong muốn

Bước 6 :Rút gọn biểu thức đầu vào (input) cho từng FF bằng K-map.

Bước 7 :Thiết kế mạch đếm đồng bộ.