Một trong số những giải pháp tiềm năng là việc sử dụng các kỹ thuật lọc nhiễu và giảm thời gian khoá pha để cải thiện tín hiệu đầu ra, nâng cao tính ổn định và độ chính xác của hệ thống
TỔNG QUAN
ĐẶT VẤN ĐỀ
Trong các ứng dụng vi mạch điện tử, việc duy trì và đồng bộ hóa tín hiệu tần số là một yếu tố quan trọng đối với hiệu suất hoạt động của các hệ thống điện tử, từ viễn thông không dây đến các thiết bị điện tử tiêu dùng Khi các thiết bị ngày càng trở nên hiện đại, đồng nghĩa với việc yêu cầu sự chính xác cao, vai trò của việc đồng bộ hóa tín hiệu trở nên quan trọng hơn bao giờ hết Mạch vòng khoá pha PLL đã từ lâu được biết đến là một hệ thống mạnh mẽ giúp đáp ứng nhu cầu đồng bộ hoá này
Vòng khoá pha là một loại hệ thống hồi tiếp so sánh tần số và pha của đầu ra với tần số và pha của đầu vào, thực hiện các chỉnh sửa trên đầu ra để hai tín hiệu này đồng bộ với nhau, nghĩa là có cùng tần số và độ lệch pha nhỏ nhất Khi hai tín hiệu này đồng bộ hay khớp với nhau, chúng được gọi là “trạng thái khoá” Điều này giúp hệ thống giữ được sự ổn định và độ chính xác cao trong suốt quá trình hoạt động Khái niệm khóa pha được đề xuất vào những năm 1930 và nhanh chóng được sử dụng rộng rãi trong lĩnh vực điện tử và truyền thông Mặc dù kiến trúc vòng khóa pha cơ bản vẫn gần như giữ nguyên kể từ đó, nhưng việc triển khai nó trong các công nghệ khác nhau và cho các ứng dụng khác nhau vẫn tiếp tục thách thức những người kỹ sư Mạch vòng khoá pha ngày nay được ứng dụng đa số trong việc đồng bộ hóa tín hiệu clock, mạch giải điều chế, mạch tổng hợp tần số, nhân xung nhịp và phục hồi tín hiệu từ kênh truyền bị nhiễu
Vì tính ứng dụng cao nên mạch vòng khoá pha là hệ thống được nhiều nhà nghiên cứu tiếp tục cải tiến và phát triển Trong đề tài [1], tác giả thiết kế hệ thống PLL công suất thấp sử dụng công nghệ GPDK 90nm với thời gian khoá là 100 ns và tiêu thụ công suất 4.2 mW Đối với đề tài [2], tác giả thiết kế hệ thống PLL cơ bản tạo ra tín hiệu 1 GHz từ 500 MHz với thời gian khoá là 280.6 ns và tiêu thụ công suất 11.8 mW Ở đề tài [3], tác giả thiết kế tần số 800 MHz từ tần số tham chiếu 400 MHz với thời gian khoá là 1.5 us
Tuy nhiên các báo cáo này chỉ trình bày việc thiết kế bộ bơm sạc Charge Pump căn bản nên có thể thấy độ nhiễu trên dạng sóng điện áp điều khiển lớn, dẫn đến tình trạng “spur” trong mạch - do sự không khớp về 2 dòng điện xạc và xả trong mạch Charge Pump Do đó, với mục đích cải thiện những hạn chế đã được đưa ra, nhóm trình bày thiết kế mạch vòng khoá pha PLL sử dụng một bộ bơm sạc
CP cải tiến, loại bỏ đi tình trạng “ripple” trên dạng sóng Vcontrol Đề tài “Thiết kế và đánh giá hệ thống vòng khoá pha - PLL” sử dụng thư viện 90nm
(GDPK90) trên phần mềm Cadence Virtuoso để tạo ra tần số ổn định bằng bội số của tần số tham chiếu Thiết kế này tối ưu hóa việc làm khớp dòng điện xạc và xả trong mạch CP và giúp PLL đạt được trạng thái khóa trong thời gian ngắn.
MỤC TIÊU ĐỀ TÀI
Đề tài “Thiết kế và đánh giá mạch vòng khoá pha PLL” bao gồm những mục tiêu chính như sau:
- Tìm hiểu về cấu trúc của một mạch vòng khoá pha PLL gồm các thành phần chính của PLL, mô tả chức năng hoạt động của PLL cũng như chức năng của từng khối cụ thể
- Nghiên cứu và lựa chọn các thông số về transistor, dòng điện, điện trở, tụ điện phù hợp với hệ thống, đảm bảo hệ thống hoạt động đúng với yêu cầu thiết kế
- Tìm hiểu, thiết kế hệ thống vòng khoá pha PLL sử dụng thư viện công nghệ GPDK 90nm trên phần mềm Cadence Virtuoso
- Tạo ra các testcase mô phỏng, sau đó sử dụng phần mềm Cadence để xây dựng mô hình PLL với ứng dụng tổng hợp tần số và thực hiện các thử nghiệm mô phỏng để đánh giá hiệu suất hoạt động của PLL.
HẠN CHẾ ĐỀ TÀI
Đề tài được nghiên cứu dựa trên việc ứng dụng chức năng tổng hợp tần số của PLL để tạo tần số ra bằng bội số của tần số vào và cải tiến thêm mạch Charge Pump để giảm tình trạng mismatch nhưng thiết kế này vẫn chưa tối ưu và vẫn còn nhiễu tạo ra trên điện áp điều khiển VCONT của VCO khi mạch khoá pha.
PHƯƠNG PHÁP NGHIÊN CỨU
Để tiến hành thiết kế mạch vòng khóa pha PLL, phương pháp nghiên cứu của nhóm thực hiện đề tài là:
- Phương pháp nghiên cứu tài liệu: Tiến hành tìm kiếm và thu thập các liệu về các bài báo khoa học, sách chuyên ngành, các bài báo cáo thạc sĩ từ các cơ sở dữ liệu học thuật chuyên gia như IEEE Xplore, các tạp chí khoa học về PLL và sau đó phân tích, cập nhật các nghiên cứu mới và cải tiến
- Phương pháp toán học: sử dụng các công thức toán học, các phương trình để chứng minh các kết quả trong quá trình thiết kế và thực thi
- Phương pháp mô phỏng và đánh giá: Sử dụng các phần mềm chuyên dụng như Cadence Virtuoso để mô phỏng hoạt động mạch, sau đó quan sát, ghi nhận sự biến đổi của tín hiệu, kết quả đạt được trong quá trình mô phỏng và hiệu chỉnh
- Phương pháp chọn lọc và tổng hợp kết quả: Tóm tắt các kết quả chính của nghiên cứu, nêu rõ những phát hiện quan trọng và ảnh hưởng của chúng trong một hệ thống PLL, sau đó tổng hợp để hoàn thành bài báo cáo.
BỐ CỤC ĐỀ TÀI
Chương 1: Tổng quan Trong chương này, nhóm thực hiện giới thiệu tổng quan về mạch Vòng khoá pha PLL Trình bày về các vấn đề của các đề tài đã có, mục tiêu của đề tài, giới hạn của đề tài cũng như bố cục của đồ án
Chương 2: Cơ sở lý thuyết Ở chương này, nhóm thực hiện trình bày về cấu tạo, nguyên lý hoạt động và các thành phần của một hệ thống PLL, trình bày chi tiết các lý thuyết có liên quan cũng như ưu, nhược điểm của các thành phần
Chương 3: Thiết kế hệ thống Ở chương này, nhóm thực hiện sẽ trình bày về sơ đồ khối hệ thống và chức năng của từng khối, sau đó đưa ra các thông số yêu cầu hệ thống PLL cũng như trình bày thiết kế chi tiết những khối có trong mạch
Chương 4: Mô phỏng và đánh giá Trong chương này, nhóm thực hiện sẽ trình bày đến các vấn đề liên quan đến kiểm tra và phân tích từng khối chức năng cụ thể trong hệ thống được thể hiện qua các trường hợp mô phỏng Sau đó đánh giá kết quả của một hệ thống PLL về tính ổn định, thời gian khoá cũng như công suất tiêu thụ
Chương 5: Kết luận và hướng phát triển Trong chương này, nhóm thực hiện sẽ đưa ra các kết luận về đề tài với những thành quả đã làm và đạt được, bên cạnh đó sẽ nêu những mặt còn hạn chế so với mục tiêu đã đề ra và nêu lên hướng phát triển lớn hơn cho đề tài trong tương lai.
CƠ SỞ LÝ THUYẾT
GIỚI THIỆU VỀ VÒNG KHOÁ PHA - PLL
Hệ thống vòng khoá pha PLL là một hệ thống điều khiển vòng kín, nơi mà tín hiệu ra được hồi tiếp để khoá tần số và pha cho đồng bộ với tần số và pha tín hiệu vào Tín hiệu đầu vào hay còn gọi là tín hiệu tham chiếu có thể ở dạng tín hiệu tương tự hình sine hoặc tín hiệu dạng số [4] Vòng Khoá Pha (PLL) giúp duy trì trật tự trong thế giới của chúng ta Nếu chúng ta bật một chiếc tivi, hệ thống PLL sẽ giữ cho đầu ở phía trên màn hình và chân ở phía dưới Trong truyền hình màu, hệ thống PLL đảm bảo rằng màu xanh luôn là màu xanh và màu đỏ luôn là màu đỏ
Khái niệm khóa pha được đề xuất vào những năm 1930 và nhanh chóng được sử dụng rộng rãi trong điện tử và truyền thông [5] Trong giai đoạn đó, PLL được sử dụng để đồng bộ hóa tín hiệu ngang và dọc trong các thiết bị truyền hình,
TV Qua thời gian, PLL đã trải qua nhiều quá trình phát triển và được cải tiến đến một dạng tiên tiến hơn, đó là mạch tích hợp (IC) Điều này có nghĩa là các chức năng của PLL đã được tích hợp vào một chip điện tử lớn hơn, làm cho nó trở thành một phần quan trọng và không thể thiếu trong nhiều ứng dụng điện tử hiện đại Các IC PLL đầu tiên có sẵn vào khoảng năm 1965, khi đó PLL được xây dựng bằng cách sử dụng hoàn toàn các thành phần tương tự Những tiến bộ gần đây trong các phương pháp thiết kế mạch tích hợp đã dẫn đến sự phát triển của PLL số, trở nên hiệu quả và đáng tin cậy hơn Ngày nay, toàn bộ mạch PLL có thể được tích hợp vào một phần của một mạch lớn hơn trên một con chip, điều này mang lại sự linh hoạt cũng như hiệu suất cao cho các mạch điện tử
Ngày nay, nhờ các quy trình công nghệ tiên tiến, mạch PLL đã trở nên nhỏ gọn hơn, độ tin cậy cao hơn, giá thành phải chăng hơn và cũng dễ sử dụng hơn Hệ thống vòng khoá pha PLL được ứng dụng rộng rãi trong nhiều lĩnh vực như tổng hợp tần số, điều chế và giải điều chế AM - FM, cũng như nhiều ứng dụng khác [4] Trong quá khứ, hầu hết các mạch PLL đều kết hợp cả mạch số và mạch tương tự Tuy nhiên, hiện nay, kiểu vòng khoá pha PLL dạng số đã trở nên phổ biến hơn
Kiến trúc căn bản của một hệ thống vòng khoá pha PLL được thể hiện thông qua Hình 2.1:
Hình 2 1: Kiến trúc căn bản của một PLL
Một hệ thống PLL sẽ bao gồm 3 thành phần căn bản đó là:
+ Bộ tách sóng pha PFD: PFD có nhiệm vụ so sánh pha và tần số giữa tín hiệu tham chiếu Vin và tín hiệu hồi tiếp Vout của VCO từ đó tạo ra tín hiệu sai lệch kí hiệu VPD
+ Bộ lọc LPF: Bộ lọc có nhiệm vụ lọc gợn của điện áp lỗi VPD thành điện áp biến đổi chậm Vdc hay Vcont (điện áp điều khiển VCO)
+ Bộ dao động VCO: VCO hay còn gọi bộ dao động điều khiển bằng điện áp, khối này tạo các tần số đầu ra được điều khiển bằng điện áp lấy từ bộ lọc
Tất cả các thành phần này kết hợp với nhau tạo thành một mạch khoá pha PLL Ngày nay, có nhiều những thay đổi đang được thực hiện trong thiết kế của PLL do yêu cầu các ứng dụng cụ thể của nó Một số khối được thêm vào nó và một số khối được xóa khỏi vòng lặp tùy theo yêu cầu Hình 2.2 dưới đây thể hiện kiến trúc của một hệ thống vòng khoá pha PLL cho một ứng dụng tổng hợp tần số:
Hình 2 2: Kiến trúc PLL tổng hợp tần số
Hình 2.2 miêu tả sơ đồ khối của hệ thống PLL cho ứng dụng tổng hợp tần số Hai khối chức năng được thêm vào từ kiến trúc PLL căn bản là Charge Pump và Divider
Charge Pump là một loại bộ khuếch đại dùng để điều chỉnh điện áp đầu ra của VCO Nó nhận tín hiệu lỗi từ bộ so sánh pha và chuyển đổi nó thành một dòng điện Dòng điện này sau đó qua mạch lọc thành điện áp được sử dụng để điều chỉnh tần số ra của VCO, giúp tăng cường khả năng điều chỉnh tần số và pha của VCO Charge Pump giúp cải thiện độ chính xác và ổn định của hệ thống PLL
Divider là một bộ chia tần số, giúp giảm tần số của tín hiệu đầu ra của VCO trước khi nó được đưa trở lại vào bộ so sánh pha Điều này cho phép PLL hoạt động ở các tần số cao hơn mà không làm mất tính ổn định Divider cũng giúp cải thiện độ chính xác của hệ thống bằng cách giảm bớt sai số trong quá trình so sánh pha
2.1.3 Nguyên lý hoạt động của PLL
Vòng khoá pha PLL hoạt động dựa trên cơ chế của hệ thống điều khiển vòng kín, trong đó đại lượng vào và ra là các tín hiệu được so sánh với nhau về pha và tần số Bộ so pha PFD trong vòng khoá pha PLL có nhiệm vụ phát hiện và điều chỉnh những sai số về tần số giữa 2 tín hiệu vào và tín hiệu ra CP cảm nhận sự chênh lệch này và thực hiện điều chỉnh điện áp đi qua LPF cho phù hợp Điều này cho phép PLL tạo ra tần số ra, tần số của bộ VCO, đồng bộ theo tần số của tín hiệu tham chiếu
Giả sử vào thời điểm ban đầu, bộ so pha PFD không nhận được tín hiệu ngõ vào (hay còn gọi là tín hiệu tham chiếu - Fref), điều này dẫn đến điện áp ngõ ra của bộ lọc (hay còn gọi là điện áp điều khiển) Vcont bằng không, do đó bộ VCO sẽ hoạt động ở tần số tự nhiên Fn vốn có Tiếp theo, khi bộ PFD nhận được tín hiệu ngõ vào, PFD sẽ so sánh pha và tần số của tín hiệu vào với pha và tần số của tín hiệu ra của VCO (tín hiệu hồi tiếp- Ffb) Khi đó ngõ ra bộ tách sóng pha PFD là tín hiệu điện áp sai lệch VPD, chỉ sự khác nhau về pha và tần số của hai tín hiệu Điện áp sai lệch VPD này sẽ được qua mạch lọc ở trước bộ VCO để lọc các thành phần tần số cao và tạo ra điện áp để điều khiển tần số VCO đồng bộ theo tần số tín hiệu vào Điện áp điều khiển lúc này sẽ tăng dần đều hoặc giảm dần đều để tìm ra điện áp điều khiển phù hợp mà khi đó tần số Ffb của VCO đồng bộ với tần số tham chiếu Fref Lúc này khi hai tín hiệu đã đồng bộ với nhau về tần số, tuy nhiên giữa chúng vẫn còn sự sai lệch về pha Khi đó hệ thống PLL sẽ tiếp tục so sánh giữa 2 tín hiệu này sao cho sự lệch về pha giữa chúng là nhỏ nhất [4] Ở trạng thái đồng bộ (thường được gọi là trạng thái khoá), sai số pha giữa tín hiệu đầu ra của PLL và tín hiệu tham chiếu bằng không hoặc không đổi
Khi sai số pha tăng, hệ thống sẽ can thiệp vào bộ dao động VCO để giảm sai số pha xuống mức thấp nhất Trong hệ thống điều khiển này, pha của tín hiệu đầu ra được đồng bộ hóa với pha của tín hiệu tham chiếu Đó chính là lý do vì sao hệ thống này được gọi là vòng lặp khoá pha PLL
Ngoài ra, hai khái niệm quan trọng liên quan đến phạm vi hoạt động của một hệ thống vòng khoá pha là: Dải bắt và Dải khoá
Dải bắt (Capture range): là phạm vi tần số mà tín hiệu đầu vào biến đổi nhưng vẫn cho phép PLL duy trì trạng thái khoá pha, tức là bộ điều khiển tần số VCO vẫn đồng bộ với tín hiệu tham chiếu Có thể hiểu rằng đây là dải tần số mà tín hiệu đầu vào phải nằm trong dải này để PLL có thể đạt trạng thái độ đồng bộ (trạng thái khóa) [4]
Dải khóa (Lock range): là phạm vi tần số mà mạch vòng khoá pha PLL có thể đồng bộ được tần số ra fout với tần số vào fin sau khi đạt được trạng thái khóa, tức là phạm vi tần số mà PLL có duy trì trạng thái khóa khi có các thay đổi nhỏ về tần số và pha của đầu vào Đây còn được gọi là phạm vi đồng chỉnh (Tracking range) Các tần số fmax, fmin chính là tần số cực đại và cực tiểu mà hệ thống PLL có thể duy trình được trạng thái khoá [4]
MẠCH TÁCH SÓNG PHA – PFD
2.2.1 Tổng quan về mạch tách sóng pha PFD
Mạch Phase Frequency Detector (PFD) là một thành phần thiết yếu trong hệ thống Phase-Locked Loop (PLL) [6], được sử dụng để so sánh và điều chỉnh sự khác biệt về tần số cũng như pha giữa các tín hiệu đầu vào PFD hoạt động bằng cách so sánh pha của tín hiệu phản hồi với tín hiệu tham chiếu sau đó tạo ra tín hiệu sai pha giữa 2 tín hiệu ngõ vào này Hình 2.4 (Hình 16.1 trang 651[6]) cho thấy tín hiệu sai pha này có mối quan hệ tuyến tính với độ lệch pha giữa 2 tín hiệu Mạch tách sóng pha PFD giúp đảm bảo rằng tín hiệu ra của PLL đạt được đồng bộ và phù hợp với tín hiệu tham chiếu
Hình 2 4: Định nghĩa mạch tách sóng pha PFD
Mạch tách sóng pha PFD cho mạch vòng khóa pha có thể được phân thành hai loại: Mạch tách sóng pha tương tự (Analog) và Mạch tách sóng pha số (Digital)
❖ Mạch tách sóng pha tương tự (Analog):
Hình 2 5: Mạch tách sóng pha tương tự
Mạch tách sóng pha tương tự hoạt động dựa trên việc nhân hai tín hiệu ngõ vào dựa trên mạch nhân Từ Hình 2 5, mạch tách sóng pha tương tự sẽ so sánh 2 ngõ vào là Vin = 𝑨𝐬𝐢𝐧 (𝝎 𝒊 𝒕 + 𝝓 𝒊 ) và Vfb = 2𝐜𝐨𝐬 (𝝎 𝒐 𝒕 + 𝝓 𝒐 )
Sau khi qua mạch nhân, tín hiệu sẽ trở thành:
Tín hiệu sai pha Vd(t) này sau đó qua bộ lọc thông thấp LPF để thu được thành phần tần số thấp
Khi PLL đạt trạng thái khóa thì ω i − ω 0 = 0, do đó Vd = Asin(i −o) Điện áp này tỷ lệ thuận với độ sai pha ϕ e = ϕ i − ϕ 0 Nếu ϕ e nhỏ, hàm truyền đạt của bộ tách sóng pha coi như tuyến tính Dải khóa giới hạn trong ϕ e = 3) :
- Tần số trung tâm (Fcenter) của VCO khi Id = Idcenter VCO sẽ ngừng dao động, bỏ qua dòng điện dưới ngưỡng khi ở Vvco
