báo cáo thực tập khảo sát thiết kế và mô phỏng hoạt động của cổng đảo cd4049ub

Tỉ lệ W/L là một thông số quan trọng của MOSFET, ảnh hưởng đến các đặc tính của MOSFET, chăng hạn như điện trở đầu vào, trễ, tốc độ chuyên đổi và tiêu thụ năng lượng.. % Cấp nguồn, tín h

=D SK ec ©—— ¬

TRƯỜNG ĐẠI HỌC

SU’ PHAM KY THUAT TP HỒ CHi MINH

HCMC University of Technology and Education

HCMUTE

MÔN THỰC TẬP THIẾT KÉ MẠCH TÍCH HỢP VLSI

HCMUTE

BÁO CÁO THỰC TẬP KHAO SAT, THIET KE VA MO PHONG HOAT DONG C UA

CONG DAO CD4049UB

Mục Lục

lẽ 3 1.2 Thiết kế công đảo trên phần mềm Cadence 550 sccrtrrrrrrrrrrrrrrrrre 5 1.2.1 Mô phóng chức năng công NOT có tụ CL,,RL 2-22- 255cc ccccccccsecrseeee 18

1.LY THUYET VA MO PHONG CONG NOT

1.1 Ly thuyét

1.1.1 Khái niệm và mô tả công NOT

Công đáo(NOT) là một trong các công logic được sử dụng phô biến trong thực tế

và có vai trò quan trọng trong thiết ké vi mạch số Công đảo hoạt động bang cach dao

ngược giá trị logic (0 và 1) giữa ngõ vào và ngõ ra của nó Giá trị logic được xác định

bằng mức điện áp tại ngõ vào và ngõ ra (với mức điện áp dương +V biểu thị cho giá tri

logic 1 và mức điện áp ~0V biểu thị cho giá trị logic 0)

Thường thì công đáo được thiết kế bằng công nghệ CMOS, sử dụng một transistor nMOS va mét transistor pMOS được nồi với nhau như trong sơ đồ hình 1.1.1 Công đáo

được ký hiệu như hình 1.1.2

Hình 1.1.3 Dạng sóng ngõ vào, ngõ ra và bảng trạng thái của công đáo

CD4049UB

1.1.3 Sơ đồ nguyên lý ( pMos, Nmos)

pMos là một loại transistor MOSFET được cầu thành từ 3 lớp chính: kênh n, điện

cực cửa và nguôn như hình 1.1.4 pMos hoạt động dựa trên nguyên lý điều khiên dòng bằng cửa nghĩa là dòng chạy được điều khiên bằng cách giảm thiêu điện tích dương (điện

tử thiêu) trong kênh p Khi PMOS được kích hoạt bằng cách đưa điện áp xuống điện cực

của (Gate) „ điện trường được tạo ra sẽ làm cho các điện tử thiếu trong kênh p di chuyền tir nguén (Source) đến chân rút ra (Drain) , tạo ra dòng chạy

P-Channel MOSFET

Hình I.1.4 Sơ đồ ký hiệu của công pMos

nMos là một loại transistor MOSFET được cầu thành từ 3 lớp chính: kênh n, điện

cực cửa và nguồn như hình 1.1.5 nMos hoạt động dựa trên nguyên lý điều khiển dòng

bằng cửa nghĩa là khi một điện áp được áp dụng vào điện cực cửa (Gate) của NMOS,

điện trường tạo ra sẽ làm thay đổi đặc tính của kênh n, và do đó điều khiên dòng chạy

giữa nguồn (Source) va chan rut ra (Drain) cua NMOS

N-Channel MOSFET

Hình I.1.5 Sơ đồ ký hiệu của công nMos

Nhận xét: T¡ lệ W/L của MOSFET là tí lệ giữa độ rộng của kênh MOSFET (WJ và

độ dài của kênh (L) Tỉ lệ W/L là một thông số quan trọng của MOSFET, ảnh hưởng đến các đặc tính của MOSFET, chăng hạn như điện trở đầu vào, trễ, tốc độ chuyên đổi và tiêu

thụ năng lượng T¡ lệ W/L càng lớn, kênh MOSFET càng rộng so với độ dai, do đó

MOSFET có điện trở đầu vào thấp hơn, trễ ít hơn và tốc độ chuyên đôi nhanh hơn Tuy

nhiên, ti lệ W/L lớn cũng dẫn đến tiêu thụ năng lượng cao hơn Tỉ lệ W/L của pMos lớn

hơn so với nMos trong các mạch số vì Pmos do có điện trở đầu vào cao hơn nMos Do đặc tính bán dẫn và tính linh hoạt về electron và lỗ trống khác nhau giữa bán dẫn P và bán dẫn N

1.2 Thiết kế công đảo trên phần mềm Cadence

s% Thiết kế sơ đồ mạch công đảo

Hình 1.2.1 là sơ đồ nguyên của công đảo được thiết ké trên phan mém Cadence Dựa vào các yêu câu về thông só linh kiện mà ta lựa chọn các linh kiện phù hợp từ các

thư viện có săn

Hình 1.2.1 Sơ đồ mạch nguyên lí công đảo

* Théng sé vé transistor pMOS va nMOS

‘Width Per Finger (t4) 1.34 off

Number of Fingers q off

‘Width (M) 1.3y, ott Multiplier i off Source diffusion area 0.52p 0ff

Hinh 1.2.2 Théng s6 cai dat cho transistor pMOS va nMOS Giải thích :hình 1.2.2

- Length - điện áp của kênh dẫn

- _ Number of Fingers — số lượng cực công (cực G) trong transistor

- - Width Per Finger - độ rộng của mỗi cực công

- _ Width - độ rộng của kênh dẫn

Sau khi hoàn thành sơ đồ mạch nguyên lý công đảo, ta tiến hành đóng gói sơ đồ theo hình dạng là kí hiệu của công đảo như hình 1.2.3

Hình 1.2.3 Ký hiệu công đảo sau khi đóng gói

% Cấp nguồn, tín hiệu VDD , VSS, VPULSE cho công đảo

Đề mô phỏng đặc tính của công đảo, trước tiên ta cần thực hiện nói các ngõ vào ra

của công đảo đã đóng gói với nguồn (Source) và đất phù hợp như

Tại ngõ vào IN: đặt 1 nguôn(Voltage 1) Vpuse cấp xung vuông có điện

áp là I.2V (tương đương mức logic 1) và 0V(Voltage 2) (tương đương mức logic 0) Thời

7

gian chuyền tiếp(Rise time) cạnh lên và cạnh xuông(Fall time) là I0ns, độ rộng xung

(Pulse width) la 1s va chu ki(Period) la 2us

Instance Name YÍ off

CDF Parameter Value Display

AC magnitude Ề off

AC phase Ề off

DC voltage Ẹ off Voltage 1 09 0fT

Delay time Ệ 0fT

Rise time 1u ý ofr

Period 20u Ÿ ofr

Sau khi cài đặt thông só, ta tiên hành mô phỏng dạng sõng ngõ vào và ngõ ra của công đảo và thu được kết quả như hình 1.2.7

Active 5 Window Zoom Axes Curves Markers Annotation Edit Tools Help

Transient Response

Hinh 1.2.6 Danh gia dién Ap tai cAc thoi diém khác nhau

Ta thu được bảng 1:

Bảng 1 Kết quả đánh giá điện áp tại các điểm A và B vào các thời điểm khác nhau

Kết quả từ bảng 1 cho thấy tại 2 thời điểm khác nhau có điện áp khác nhau của

ngõ vào sẽ cho ra kết quá ngõ ra bị đảo ngược giá trị điện áp I.2v và 0v Do đó dạng

sóng mô phỏng đúng với lý thuyết

> Đánh giá mức dòng điện

Hình 1.2.7 Đánh giá dòng điện ngõ vào Iin( màu đỏ) tại các thời điểm khác nhau Dòng điện ngõ vào lún) là dòng điện chạy từ nguồn xung Vpulse đưa vào công In của công đáo Hình 1.2.7 mô tả sóng dòng điện lin của ngõ vào tại các điện áp mức cao

và mức thấp đều cho ra dòng điện ngõ vào rất nhỏ điều này giống như lý thuyết, mức dòng điện của công NOT sẽ rất nhỏ, chỉ từ vài microamp đến vài miliamp được mô tá rõ

hơn trong bang 2

10

Bảng 2 Kết quả đánh giá dòng điện ngõ ra tại các thời điểm bình thường

16.0us 1.2V(mức1) 0V (mức 1) 0A

45s 0V(mức0) 1.2V (mức 1) 0A

> Xét tại điểm bắt thường trên dạng sóng Vin

Hình 1.2.8 Đánh giá dòng điện ngõ vào Iin( màu đỏ) tại các thời điểm bất thường

Xét hình 1.28 khi điện áp chuyên từ mức cao xuống mức thấp, trên dây dẫn

Sẽ có một dòng điện lớn chảy vào đầu vào của công đảo để giảm điện áp đầu vào

về mức thấp Khi điện áp đầu vào giảm xuông mức thấp, dòng điện sẽ giảm dân về mức ôn định tương ứng với giá trị điện trở đầu vào của công đáo

Khi điện áp chuyên từ mức thấp lên mức cao, trên dây dẫn sẽ có một dòng điện lớn chảy ra khỏi đầu vào của công đáo đề tăng điện áp đầu vào lên mức cao

Khi điện áp đầu vào tăng lên mức cao, dòng điện sẽ giảm dần về mức ổn định

tương ứng với giá trị điện trở đầu vào của công đáo

Kết quá đánh giá như bảng 3 dưới đây Nguyên nhân chính của sự thay đổi này là do tính chất của các linh kiện điện tử được mô tả bằng các thông só kỹ thuật

11

như là điện trở đầu vào, điện dung đầu vào, trễ thời gian Các thông số này anh hưởng đến quá trình chuyền đôi và dẫn đến sự thay đổi đáng kế của dòng điện tại thời diém chuyền đổi

>_ Bảng 3 Kết quả đánh giá dòng điện ngõ ra tại các thời điểm bình thường

11.5ys 40nA

¢ Khao sát một vài thông sé DC

Hinh 1.2.9 Két qua qua trinh phan tich DC của mạch cong NOT

Từ Hình 1.3.1 kết quả phân tích cho tay thấy, khi ngõ vào(màu đỏ) tại thời điểm 31u ở vị trí M1 thì ngõ ra (màu xanh) bắt đầu chuyên dần từ thấp lên cao, tại

ví trí M3 ngõ vào 0.62 VỀ (Vdd/2), ngõ ra tăng 1⁄2 gia tri Vdd Phương pháp phân

tích DC cho phép phân tích hoạt động của mạch công NOT trên đồ thị

Ta tong hợp được hoạt dong cua transistor nMOS va pMOS nhu bang sau:

> Bang 3 Két qua danh gid dòng điện ngõ ra tại các thời điểm bình thường

12

B Khuéch dai Bao hoa Vout<Vdd/2

D Bãohòa Khuéch đại Vout>Vdd/2

%% Đánh giá độ trễ:

Hình 1.3.0.Đo thời gian trễ lan truyền cạnh lên tpLH của mạch mô phỏng hoạt động

công not

13

Hình 1.3.1.Ðo thời gian trễ lan truyền cạnh xuống tpHL của mạch mô phỏng hoạt động

công not Dựa vào sõng ngõ vào của công NOT được ghép cascade và công cụ của Marker

của phằm mềm cadence ta đo được thời gian trễ lan truyền canh xuống tpHL 10.26ns va thời gian truyền canh lên tpLH là 9.39ns, từ đó tính được thời gian trễ lan truyền tp theo

công thúc là : : tp = (tpHL +tpLH)/2 =9.825ns

s Transifion Time

Thời gian chuyên đổi (transition time) của một transistor là thời gian mà tín hiệu

đầu ra của transistor cần để chuyên từ một trạng thái sang trạng thái khác Thời gian chuyên đổi phụ thuộc vào nhiều yếu tố, bao gồm cấu trúc và kích thước của transistor, điện áp và dòng điện đầu vào, và tái đầu ra Đề tính thời gian chuyên đổi ta cần thời gian

trễ (delay time) + thoi gian tang (rise time) + thời gian giảm (fall time)+ thời gian lưu trữ (storage time)

14

Giải thích:

- _ Thời gian trễ (delay time): Đây là thời gian mà tín hiệu đầu ra của transistor

chậm hơn tín hiệu đầu vào Xác định thời gian trễ bằng cách tìm điềm giao nhau giữa tín hiệu đầu vào và đầu ra của transistor Điểm giao nhau đầu tiên chính là thời điểm bắt đầu của thời gian trễ

«_ Thời gian ting (rise time): Day là thời gian mà tín hiệu đầu ra của transistor tăng từ 10% lên 90% giá trị tôi đa Xác định thời gian tăng: Xác định thời

gian tăng bằng cách tìm thời điểm mà tín hiệu đầu ra đạt đến 10% và 90% giá trị tôi đa, và tính hiệu sô giữa hai thời điểm này

«Ổ Thời gian giám (fall time): Đây là thời gian mà tín hiệu đầu ra của

transistor giảm từ 90% xuống 10% giá trị tối đa

« Thời gian lưu trữ (storage time): Đây là thời gian mà transistor cần để chuyên từ trạng thái bão hòa (saturated state) sang trạng thái cắt (cutoff state) khi đầu vào thay đôi Xác định thời gian lưu trữ bằng cách tìm thời diém mà đầu ra của transistor đạt đến 90% giá trị tối thiểu của dau ra

Bảng 4 Transtion time tại các thời điểm

Ngõ Thời gian

Sau khi biết các thông số trên, bạn có thẻ tính toán thời gian chuyên đổi tai

thời điểm ngõ ra và ngõ vào như sau:

Thời gian chuyền đổi tại thời điểm ngõ ra (output transition time) = Thời gian tăng + Thời gian giảm= 0.57 ks Thời gian chuyền đổi tại thời điểm ngõ

vào (input transition time) = Thời gian trễ + Thời gian lưu trữ = 1.64 Hs

Tính toán công suất:

Công suất của nguôn cung cấp là công suất tiêu thụ của công logic Not ,ta lấy dòng nhân với áp (Vdd) hay (U*ïi), vì dòng là dòng cung cáp lên, nên ta lấy dòng cung cấp

ngược lại để ra dương , như hình 1.3.2 ta lay các thông sô như ngõ ra (Y) ngõ vào A, Vdd va Vo/Minus( minus 1a dong di qua cyc)

15

Hình 1.3.4 Thiết lập các dữ liệu để hiển thị

Hình 1.3.5 Dạng sóng công suát tức thời mạch mô phỏng chức năng công NOT

Từ hình 1.3.3 ta nhận thấy rằng khi dòng điện cung cấp của công NOT tại thời

điểm chuyên mạch tăng lên rất cao, như hình 1.3.4 dòng điện tại lúc chuyên mạch là 73.096u

16

Hình 1.3.8 Dòng tại lúc chuyền mạch của công not

Đề hiên thị ngõ ra công suất ta sử dụng chức Caculator kích chuột vào ngõ ra Vdd

va dong VO/MINUS sau d6 sé được đường công suất như hình 1.3.5

Hình 1.3.7.Đường công suất của mạch(màu tim)

Đề tính công suất tức thời ta tiếp tục st: dung phim Wave kich vào công suat(mau tim) và nhân trung binh( Average) va in ra Két qua la: 1.698u (hinh 1.3.6)

17

Hình 1.3.8.Công suất trung bình của công not 1.2.1 Mô phỏng chức nagw công NOT có tụ CL,RL

Hình 1.3.9.Mô phỏng chức năng công NOT trường hợp có tụ CL và RL

Để mô phỏng chức năng của công NOT trường hợp có tụ CL và RL ta thực hiện

mô phỏng tương tự trường hợp không có tụ Cl với ngõ vào gồm một nguồn xung V0 có mức điện áp cao 1.2v ứng với mức HIGH, mức điện áp thấp ứng với GND; chân cấp

nguòn Vdd và chân VSS của transistor pMOS và nMOS trong mạch không có tụ CL lần

lượt nói tới nguồn 1 chiều VI có điện áp 1.2V và được nói tới GND

Ngoài ra ta còn gắn thêm tụ CL có giá trị 1pF tại ngõ ra để quan sát sự thay đôi của

dạng sóng ngõ ra, độ trễ và công suất của mạch trong trường hợp này Ta thiết lập môi

18

trường mô phỏng với các thông sô tương tự trường hợp không có tụ CL Sau đó tiễn

ahành mô phỏng và ghi nhận kết quả

Hình 1.4.0.Dạng sóng ngõ vào và ngõ ra của mạch có CL và RL

Dựa vào kết quá dạng sóng vừa mô phỏng được, tại thời điểm 500ns ta thấy rằng

với ngõ vào ở mức HIGH ta sẽ thu được ở ngõ ra mức LOW và ngược lại tại thời điểm 1.5us ngõ vào ở mức LOW ta sẽ thu được ở ngõ ra mức LOW Kết quả này hoàn toàn

đúng với bảng trạng thái của công NOT ở bảng 1

Nhận xét: Công NOT có tụ CL ở ngõ ra đã hoạt động đúng với lý thuyết bảng

trạng thái với dạng sóng ngõ ra tương đương với trường hợp không có tụ CL ở ngõ ra

s* Đánh giá độ trễ

Hình 1.4.1.Đo thời gian trễ lan truyền cạnh lên tpLH

19

Hình 1.4.2.Đo thời gian trễ lan truyền cạnh xuống tpHL

Dựa vào dạng sóng ngõ ra của công NOT trường hợp có tụ CL và công cu Crosshair Marker cua phan mém Cadence ta do duoe thoi gian tré lan truyén cạnh xuống tpHL là 4.13ns và thời gian trễ lan truyền cạnh lên tpLH là 4.04ns, từ đó tính được thời gian trễ lan truyền tp là 4.09ns theo công thức: tp = (tpHL +tpLH)/2

Hình 1.4.3 Giá trị dòng điện cung cấp và công suất tức thời của mach

20