Các đặc trưng của cổng logic - TTL Nhiệm vụ: Tìm hiểu các đặc trưng cơ bản của cổng logic TTL để áp dụng trong thiết kế điện tử.. Đặc trưng truyền của cổng logic TTL 6.1.. Các đặc trưng
Trang 1BÁO CÁO THỰC TẬP TUẦN 2
Môn : Điện Tử Số
Sinh viên : Vũ Hoàng Anh _20021492
Trang 2
BÀI 2: CỔNG LÔGIC (2) ĐỊNH NGHĨA – ĐẶC TRƯNG
1 Các đặc trưng của cổng logic - TTL
Nhiệm vụ:
Tìm hiểu các đặc trưng cơ bản của cổng logic TTL để áp dụng trong thiết kế điện tử.
Các bước thực hiện:
1 Đo mức thế ngưỡng hoạt động lối vào của cổng logic TTL
Khoảng thế vào cho các mức logic cao (1) là 1V → 2.4V và thấp (0) là 1.1V → 2.51V để đảm bảo
sự làm việc ổn định của cổng logic hai trạng thái.
Kết quả đo IC3/a cho thấy thế vào cổng V aul bé nhất khi đèn chuyển từ tắt → sáng và lớn nhất khi đèn chuyển từ sáng → tắt.
Trigger Schmitt có độ chống nhiễu cao, giúp làm sạch các tín hiệu nhiễu trong khi vẫn duy trì tốc độ dòng dữ liệu cao, không giống như các bộ lọc, có thể lọc ra nhiễu, nhưng làm chậm tốc độ dữ liệu xuống đáng kể.
2 Đo dòng vào của cổng logic TTL
Bảng D2-2:
Trang 33 Đo mức thế lối ra của cổng logic TTL
• IC1/a
Bảng D2-3:
• IC2/a
• IC3/a
4 Khả năng mắc tải ngoài của cổng logic TTL
• Nối J1:
R = ∞ R = R2 = 5K1 R = R3 = 1K R = R4 = 500
- Ở mức ra cao, V c (V) = 5V, trở tải không ảnh hưởng đến thế lối ra.
- Ở mức ra thấp, trở tải càng nhỏ thì V c (V) càng cao
Trang 4• Nối J2
R = ∞ R = R2 = 5K1 R = R3 = 1K R = R4 = 500
Khi trở tải nối đất:
- Ở mức ra cao, trở tải càng nhỏ thì V c (V) càng thấp.
- Ở mức ra thấp, V c (V) = 0V, trở tải không làm ảnh hưởng đến thế lối ra.
5 Khả năng tải điện dung của cổng logic TTL
Trang 56 Đặc trưng truyền của cổng logic TTL
6.1 Nối mạch trong mảng D2-1 theo sơ đồ D2-1a Nối lối vào A của IC1/a với điểm D của biến trở P1.
Sự phụ thuộc thế ra theo thế vào:
2 Các đặc trưng của Cổng CMOS
Nhiệm vụ:
Tìm hiểu các đặc trưng cơ bản của cổng logic CMOS để áp dụng trong thiết kế điện tử CMOS là linh kiện có công suất tiêu thụ nhỏ, hoạt động với năng lượng rất thấp Vì vậy trong quá trình thực nghiệm cần lưu ý để tránh làm hỏng vi mạch:
- Chỉ tác dụng xung từ máy phát vào sơ đồ khi trên sơ đồ đã có nguồn +VDD.
- Biên độ xung tác động cần nhỏ hơn +VDD, vào cỡ 90% VDD.
- Trong thí nghiệm, khi thay đổi nguồn +VDD, biên độ xung lấy từ máy phát CLOCK GENERATOR cũng tương tự thay đổi theo.
Trong trường hợp sử dụng máy phát ngoài, cần chú ý khi tăng VDD, cần phải thay đổi +VDD trước, sau đó mới tăng biên độ xung tác động vào sơ đồ Ngược lại, khi cần giảm VDD, phải giảm biên
độ xung vào trước, sau đó giảmVDD.
Trang 6Các bước thực hiện:
1 Đo mức thế ngưỡng hoạt động lối vào của cổng logic CMOS Bảng D2-6
- Khoảng thế vào cho các mứclogic cao (1) là 2.35V → 2.70V và thấp (0) là 3.70V → 3.90V để đảm bảo sự làm việc ổn định của cổng logic hai trạng thái.
- Khoảng thế làm việc lối vào của sơ đồ CMOS lớn hơn TTL.
2 Đo mức thế lối ra của cổng logic CMOS
Bảng D2-7
Cùng một nguồn nuôi VDD = 5V thì thế làm việc lối ra của CMOS nhỏ hơn thế làm việc lối ra của TTL.
3 Công suất tiêu tán của cổng logic CMOS
Sơ đồ công suất tiêu tán tĩnh cổng Logic CMOS:
-Giá trị của dòng tiêu tán khi IC1 chưa hoạt động: I=2mA (Nối các lối vào IC1 xuống đất)
-Giá trị của dòng tiêu tán khi IC1 chưa hoạt động: I=0.25A (Nối các lối vào lên nguồn +VDD)
Trang 7Dạng xung ở lối ra của IC1/a:
Khi mắc với L(tụ C3= 4.7nF) :
Bảng D2-7
VDD Kiểu làm việc 1KHz 5KHz 10KHz
5V C3 = 0 (không nối C-L) 1.25 1.25 1.25
C3 = 4.7nF(có nối C-L) 1.25 1.25 1.25
10V C3 = 0 (không nối C-L) 2.5 2.5 2.5
C3 = 4.7nF(có nối C-L) 2.63 2.63 2.63
15V C3 = 0 (không nối C-L) 3.75 3.75 3.75
C3 = 4.7nF(có nối C-L) 3.88 3.88 3.88
Trang 84 Đặc trưng truyền của cổng
Nối mạch trong mảng D2-2 theo sơ đồ D2-2b Nối J3 để cấp thế cho biến trở P2.
Ban đầu đặt +VDD = +3.5V Sử dụng đồng hồ đo để đo thế vào và thế ra cổng CMOS.
VDD = +3.5V VDD = +5V VDD = +10V VDD = +15V Vi(D) VOut(C) Vi(D)VOut(C)Vi(D)VOut(C)Vi(D) VOut(C)
1.435 1.75V 2.5V 5.0V 6.15 7.5V
+3.5V 1.05V +5V 2.5V +10V 5V +15V 7.5V
Cả 3 mức Vdd trên đều làm tố đặc trưng truyền cho vi mạch CMOS tuy nhiên nên chọn mức Vdd nhỏ để giảm tiêu thụ điện năng
Biểu diễn đồ thị đặc trưng truyền của vi mạch CMOS :
Trang 94 Đặc trưng trễ của cổng Logic
1 Đặc trưng trễ của cổng logic TTL
td (6) = 2.5×10 -16 [ns].
Thời gian trễ cho 1 cổng logic TTL td (1) = td (6) / 6 = 4.167×10 -17 [ns].
2 Đặc trưng trễ của cổng logic CMOS
td (6) = 1.9×10 -15 [ns].
Thời gian trễ cho 1 cổng logic CMOS td (1) = td (6) / 6 = 3.167×10 -16 [ns].
Bảng D2-9:
Vdd 3.5V 5V 10V 15V td(6) 0.048 0,048
td(1) = td(6)/6 0.008 0,008 Nhận xét: Giá trị nguồn nuôi tăng làm tăng trễ.
Trang 105 Vi mạch logic 3 trạng thái
Nhiệm vụ:
Tìm hiểu trạng thái lối ra tổng trở Z cao, sử dụng khi ngắt lối ra vi mạch logic với đường BUS dữ liệu hoặc tải ngoài.
Các bước thực hiện:
1 Cấu trúc cổng 3 trạng thái:
DS1
Nguyên tắc hoạt động của cổng NAND 3 trạng thái:
Khi DS1 nối đất, Enable = 0, LED hoạt động tắt và sáng tương ừng như mạch NAND hai lối và
A và B Khi DS1 nối nguồn, Enable = 1, LED luôn tắt.
2 Vi mạch cổng 3 trạng thái
LS8
Bộ đệm 3 trạng thái được kích hoạt khi Enable có mức logic 0 Dữ liệu đầu ra có giá trị giống
với giá trị đầu vào Khi Enable có mức logic 1, đầu ra bộ đệm bị vô hiệu hóa, Hi-Z xuất hiện ở đầu ra.
*Hi-Z (High-Z hoặc trở kháng cáo) state: Trạng thái tín hiệu đầu ra không bị điều khiển Tín hiệu được để mở, để một chân đầu ra khác có thể điều khiển tín hiệu hoặc mức tín hiệu có thể được xác định bởi một thiết bị thụ động
Trang 11BAO.cao.THUC.tap.TUAN.2.mon.dien.tu.so.bai.2.CONG.LOGIC.(2).DINH.NGHIA.–.dac.TRUNGBAO.cao.THUC.tap.TUAN.2.mon.dien.tu.so.bai.2.CONG.LOGIC.(2).DINH.NGHIA.–.dac.TRUNGBAO.cao.THUC.tap.TUAN.2.mon.dien.tu.so.bai.2.CONG.LOGIC.(2).DINH.NGHIA.–.dac.TRUNGBAO.cao.THUC.tap.TUAN.2.mon.dien.tu.so.bai.2.CONG.LOGIC.(2).DINH.NGHIA.–.dac.TRUNGBAO.cao.THUC.tap.TUAN.2.mon.dien.tu.so.bai.2.CONG.LOGIC.(2).DINH.NGHIA.–.dac.TRUNGBAO.cao.THUC.tap.TUAN.2.mon.dien.tu.so.bai.2.CONG.LOGIC.(2).DINH.NGHIA.–.dac.TRUNGBAO.cao.THUC.tap.TUAN.2.mon.dien.tu.so.bai.2.CONG.LOGIC.(2).DINH.NGHIA.–.dac.TRUNGBAO.cao.THUC.tap.TUAN.2.mon.dien.tu.so.bai.2.CONG.LOGIC.(2).DINH.NGHIA.–.dac.TRUNG
