Báo cáo đồ án môn học vi mạch số đề tài thiết kế mạch so sánh hai số nhị phân 2 bit

1.1 Bóng bán dẫn MOS Silicon Si là một chất bán dẫn, tạo thành nguyên liệu ban đầu cơ bản cho hầu hết các vi mạch tích hợp, silicon là một nguyên tố có hóa trị IV, vì vậy nó sẽ tạo liên

BỘ GIÁO DỤC VÀ ĐÀO TẠO

TRƯỜNG ĐẠI HỌC CẦN THƠ

KHOA CÔNG NGHỆ

- -BÁO CÁO ĐỒ ÁN MÔN HỌC

VI MẠCH SỐ

ĐỀ TÀI: THIẾT KẾ MẠCH SO SÁNH

HAI SỐ NHỊ PHÂN 2 BIT

GIẢNG VIÊN HƯỚNG DẪN: SINH VIÊN THỰC HIỆN:

TS Nguyễn Cao Quí Phan Châu Minh; MSSV: B1812151 Nguyễn Việt Hưng; MSSV: B1812207

Ngày nộp /11/2021

Mục tiêu của đề tài

- Hiểu về các nguyên tắc, cách hoạt động của công nghệ CMOS trong thiết kế vi

mạch số

- Sử dụng công nghệ 90nm thiết kế mạch so sánh hai số nhị phân 2 bit với ngõ ra

tác động mức cao, điện áp nguồn 1V

- Mô phỏng mạch điện bằng ngôn ngữ Hspice và vẽ Layout trên phần mềm Microwind

1 Cơ sở lý thuyết về công nghệ CMOS

CMOS là viết tắt của complementary metal oxide semiconductor (sự bổ trợ

lẫn nhau của chất bán dẫn và kim loại)

CMOS được sử dụng trong hầu hết các vi mạch tích hợp (VLSI – chíp chứa

từ hàng nghìn đến hàng triệu MOSFET) và các siêu vi mạch tích hợp (ULSI -chíp chứa hàng tỉ MOSFET hoặc hơn)

1.1 Bóng bán dẫn MOS

Silicon (Si) là một chất bán dẫn, tạo thành nguyên liệu ban đầu cơ bản cho hầu hết các vi mạch tích hợp, silicon là một nguyên tố có hóa trị IV, vì vậy nó sẽ tạo liên kết cộng hóa trị với bốn nguyên tử liền kề Silicon nguyên chất là chất dẫn điện kém, tuy nhiên độ dẫn điện của nó có thể được tăng lên bằng cách thêm một lượng nhỏ tạp chất vào Khi pha tạp nhất có hóa trị V vào silicon, nó sẽ dư electron và trở thành chất bán dẫn loại N Khi pha tạp chất có hóa trị III vào silicon, nó sẽ thiếu electron và trở thành chất bán dẫn loại P

Hình 1 Silicon nguyên chất (a), silicon được pha tạp chất có hóa trị V (b) và

silicon được pha tạp chất có hóa trị III (c).

Khi kết hợp giữa chất bán dẫn loại P và N sẽ tạo thành mối nối P-N hay còn gọi là diode Khi nguồn điện áp ở cực P lớn hơn N, diode được phân cực thuận

và cho dòng điện chạy qua Khi điện áp ở cực P nhỏ hơn hoặc bằng cực N, diode phân cực ngược và dòng điện chạy qua rất ít

1

Hình 2 Diode được tạo từ mối nối P-N.

Bóng bán dẫn MOS (Metal-Oxide-Semiconductor) được tạo bằng cách chồng lên nhau nhiều lớp vật liệu dẫn điện và cách điện thông qua các quy trình xử lý hóa học và các phương pháp lắng đọng Các bóng bán dẫn được chế tạo trên các tấm silicon mỏng có đường kính từ 15-30cm gọi là wafer

Hình 3 Hình ảnh thực tế của tấm wafer.

Công nghệ CMOS là sự kết hợp giữa bóng bán dẫn loại n (nMOS) và bóng bán dẫn loại p (pMOS)

Hình 4 Mặt cắt ngang của bóng bán dẫn loại n (a) và bóng bán dẫn loại p (b).

Mỗi bóng bán dẫn đều có phần cổng (Gate) dẫn điện làm bằng Polysilicon và một lớp cách điện làm bằng silicon dioxide (SiO2) nMOS có phần thân được cấu

tạo từ chất bán dẫn loại P và chất bán dẫn loại N cho các cực S (source) và D (drain), phần thân của nMOS thường được nối với GND pMOS thì ngược lại so với nMOS, nó có phần thân loại được cấu tạo từ chất bán dẫn N và chất bán dẫn loại P cho các cực S và D, phần thân của pMOS thường được nối lên nguồn Cực G của MOS là đầu vào điều khiển, nó ảnh hưởng đến sự lưu thông của dòng điện giữa cực S và D nMOS có phần thân được nối với GND vì vậy mối nối P-N giữa cực S và D với phần thân được phân cực ngược Nếu cực G ở mức điện áp thấp, sẽ không có dòng điện chạy giữa cực S và D, ngược lại nếu cực G ở mức điện áp cao sẽ có dòng điện chạy giữa cực S và D

Đối với pMOS, có phần thân được nối với nguồn, khi cực G ở mức điện áp cao, mối nối P-N giữa cực S và D với phần thân được phân cực ngược và không

có dòng điện chạy qua Ngược lại khi cực G ở mức điện áp thấp mối nối P-N giữa cực S và D với phần thân được phân cực thuận và cho dòng điện chạy qua Điện áp cao thường là VDD, đại diện cho mức logic 1, VDD thường có giá trị

là 5V, 3.3V, 2.5V, 1.8V, 1.2V, 1V, … Điện áp thấp thường là GND hoặc VSS và đại diện cho mức logic 0

Hình 5 Tóm tắt họa độn của nMOS và pMOS với cực G = 0 và 1.

1.2 Các cổng logic cơ bản từ CMOS

Inverter hay cổng NOT được tạo từ một bóng bán dẫn nMOS và một bóng bán dẫn pMOS như hình 6 Khi ngõ vào A = 0, bóng bán dẫn nMOS ngưng, và bóng bán dẫn pMOS dẫn, do đó ngõ ra Y được kéo lên VDD Ngược lại khi ngõ vào A = 1, bóng bán dẫn nMOS dẫn, và bóng bán dẫn pMOS ngưng, do đó ngõ

ra Y được kéo xuống GND

Hình 6 Cấu tạo của cổng NOT từ các bóng bán dẫn và bảng sự thật.

3

Hình 7 cho thấy cấu tạo của một cổng NAND hai ngõ vào, nó bao gồm 2 bóng bán dẫn nMOS được mắc nối tiếp giữa Y và GND, cùng với đó là 2 bóng bán dẫn pMOS mắc song song giữa Y và VDD Nếu một trong hai đầu A, B vào có mức logic là 0 thì một trong hai nMOS sẽ ngưng dẫn dẫn đến ngõ ra Y sẽ không được nối với GND và cùng lúc này một trong hai pMOS sẽ dẫn vì vậy ngõ ra Y

sẽ được nối lên VDD (mức logic 1) Chỉ khi cả hai ngõ vào A,b đều bằng 0, lúc này cả hai pMOS sẽ nhưng dẫn và cả hai nMOS đều dẫn, vì vậy ngõ ra Y sẽ được nối với GND (mức logic 0)

Hình 7 Cấu tạo của cổng NAND từ các bóng bán dẫn và bảng sự thật.

Hình 8 cho thấy cấu tạo của một cổng NOR hai ngõ vào, nó bao gồm 2 bóng bán dẫn nMOS được mắc song song giữa Y và GND, cùng với đó là 2 bóng bán dẫn pMOS mắc nối tiếp giữa Y và VDD Khi một trong hai ngõ vào A, B có mức logic là 1, một trong hai nMOS sẽ dẫn và kéo ngõ ra Y xuống GND cùng lúc này một trong hai pMOS sẽ ngưng dẫn Khi cả hai ngõ vào A, B đều là 0, hai pMOS

sẽ dẫn và hai nMOS sẽ ngưng dẫn, ngõ ra Y được kéo lên VDD

Hình 8 Cấu tạo của cổng NOR từ các bóng bán dẫn và bảng sự thật.

GND VDD GND VDD

Để tạo ra các cổng AND hay OR, chỉ cần mắc ngõ ra của cổng NAND và NOR với cổng NOT

Hình 9 Cổng AND và OR từ cổng NAND, NOR và NOT.

2 Thiết kế mạch so sánh hai số nhị phân 2 bit

Nội dung báo cáo

• Mục tiêu và yêu cầu.

• Giới thiệu về đề tài.

• Phương pháp thực hiện.

• Kết quả.

I Mục tiêu và yêu cầu

• Mục tiêu

- Sử dụng công nghệ 90nm thiết kế mạch so sánh hai số nhị phân 2 bit với ngõ

ra tác động mức cao.

• Yêu cầu

- Lập trình mô phỏng mạch điện bằng ngôn ngữ Hspice và thiết kế layout trên phần

mềm Microwind

II Giới thiệu về đề tài

Lý do chọn đề tài

- Phổ biến, được sử dụng trong hầu hết các bộ vi xử lý.

- Không trùng với các nhóm khác

Giới thiệu sơ lược về đề tài

- Mô tả sơ lược về mạch: mạch bao gồm 4 ngỏ vào và 3 ngỏ ra, với 4 ngỏ vào gồm 2 số nhị phân A và 2 số nhị phân B, với 3 ngỏ ra A<B, A=B, A>B

- Mô tả nguyên lý hoạt động: nếu số nhị phân A bé hơn B thì ngỏ ra A<B sẻ lên mức cao và 2 trạng thái còn lại sẻ ở mức thấp, nếu số nhị phân A bằng B thì ngỏ ra A=B sẻ lên mức cao và 2 trạng thái còn lại sẻ xún mức thấp, nếu số nhị phân A lớn

B thì ngỏ ra A>B sẻ lên mức cao và 2 trạng thái còn lại sẻ xún mức thấp

5

Hình 1 Sơ đồ khối của mạch.

II Phương pháp thực hiện

- Lập bảng trạng thái.

- Rút gọn các biểu thức.

- Vẽ sơ đồ nguyên lý và chuyển đổi mạch về toàn cổng NAND.

- Viết chương trình và mô phỏng tín hiệu của mạch bằng ngôn ngữ Hspice.

- Vẽ layout và mô phỏng tín hiệu của mạch bằng phần mềm Microwind.

Lập bảng trạng thái

Rút gọn các biểu thức

Sơ đồ nguyên lý của mạch từ các biểu thức đã rút gọn

Bảng 1 Bảng trạng thái của mạch.

Bảng Karnaugh của A<B Bảng Karnaugh của A=B. Bảng Karnaugh của A>B.

Hình 2 Sơ đồ nguyên lý

Chuyển đổi sơ đồ nguyên lý của mạch về toàn cổng NAND

Viết chương trình mô phỏng cổng NAND

7

Hình 3 Mô hình tương đương để chuyển đổi các cổng về toàn

NAND.

Hình 4 Mạch saukhi chuyển đổi về toàn NAND.

Bảng 5 Bảng sự thật của cổng NAND.

(a)

IN 1

Thiết kế layout cho cổng NAND

VCC

(b)

GND

Hình 5 Sơ đồ nguyên lý (a) và đoạn chương trình Hspice (b) của cổng NAND.

IN1

OUT IN2

Hình 6 Tín hiệu mô phỏng của cổng NAND.

Hình 14 Layout của cổng NAND.

Viết chương trình mô phỏng cho mạch

9

Hình 15 Tín hiệu mô phỏng của layout cổng NAND.

Hình 7 Đoạn chương trình tạo tín hiệu ngõ vào tương ứng 16 trường hợp của bảng 1.

Hình 8 Mô phỏng tín hiệu ngõ vào.

Layout của cổng NOT từ cổng NAND

(a)

(b)

Hình 9 Đoạn chương trình (a) tương ứng cho các ngõ vào đảo (b).

Hình 16 Layout của cổng NOT từ cổng NAND.

Thiết kế layout cho mạch

11

Hình 17 Layout ngõ vào của mạch.

Hình 18 Tín hiệu mô phỏng của layout ngõ vào.

Hình 10 Đoạn chương trình (a) tương ứng cho đoạn mạch A<B (b).

(a)

(b)