Bài giảng Thiết kế logic số (VLSI design): Chương 4.2 - Trịnh Quang Kiên

Carry chain3/16 Chương IV: Thiết kế mạch số trên FPGA quangkien82@gmail.com... Carry chain4/16 Chương IV: Thiết kế mạch số trên FPGA quangkien82@gmail.com... Arithmetic chain5/16 Chương

Trang 2

Mục đích & nội dung

• Mục đích

• Kiến trúc tổng quan và Kiến trúc Xilinx FPGA

• Quy trình thiết kế trên FPGA Xilinx ISE

Trang 3

Carry chain

3/16

Chương IV: Thiết kế mạch số trên FPGA quangkien82@gmail.com

Trang 4

Carry chain

4/16

Trang 5

Arithmetic chain

5/16

Trang 6

6/16

Trang 7

IOB-Delay Block

7/16

Trang 8

IOB-Delay Block

8/16

Trang 9

9/16

Trang 10

Interconnect-Switch matrix

10/16

Trang 13

Block RAM

13/16

Trang 14

Distributed RAM

14/16

Trang 15

Distributed RAM

15/16

Trang 16

• Cấu hình 16K x 1 không có bit kiểm tra chẵn lẻ

• Cấu hinhg 8K x2 không có bit kiểm tra chẵn lẻ

• Cấu hình 4K x 4 không có bít kiểm tra chẵn lẻ

• Cấu hình 2K x (8+1), có 1 bit kiểm tra chẵn lẻ

• Cấu hình 1K x (16+2) với hai bit kiểm tra chẵn lẻ

• Cấu hình 512 x (32+4) với 4 bit kiểm tra chẵn lẻ.

16/16

Trang 17

17/16

Trang 18

18/16

Trang 19

19/16

Trang 20

Trắc nghiệm

Câu 1: Vai trò của Block RAM trong FPGA:

A Sử dụng trong các thiết kế đòi hỏi dung lượng khối nhớ lớn

trong các bài toán DSP

khối RAM

D Sử dụng trong các khối nhớ đòi hỏi tốc độ làm việc với tốc độ cao

Trang 21

Trắc nghiệm

Câu 2: Tại sao phải sử dụng nhiều dạng tài nguyên kết nối khác nhau?

A Để linh động trong tổ chức nối các khối thiết kế con với nhau

B Để tối ưu thiết kế nhất có thể khi thực hiện kết nối các khối chức năng

C Để tiết kiệm tài nguyên logic

D Để đáp ứng các đặc thù khác nhau của các dạng tín hiệu khác nhau trong thiết kế số

Trang 22

Trắc nghiệm

Câu 3: Phát biểu sau nào sau đây không chính xác:

A Khối nhân số nguyên được đặt cạnh các Block RAM nhằm tiết kiệm không gian bên trong FPGA

B Số lượng Block RAM trong Spartan 3E vào cỡ vài chục khối

C Các đường kết nối ba là các đường kết nối một chiều

D Tài nguyên kết nối trong FPGA gồm các ma trận chuyển và các dạng đường kết nối khác nhau.

Trang 23

Trắc nghiệm

Câu 4: Phát biểu sau nào sau đây không chính xác:

A Chuỗi bit-nhớ trong FPGA thực chất được thiết kế theo

thuật toán cộng nối tiếp

B Cấu tạo của chuỗi bit nhớ làm giảm thiểu tài nguyên logic

sử dụng khi tổng hợp khối cộng trên FPGA

C Cấu tạo của chuỗi bit nhớ làm tăng tốc độ khối cộng

D Chuỗi bit nhớ được thiết kế riêng không phụ thuộc vào các thành phần logic khả trình trong FPGA nhằm tối ưu khối cộng

23

Tiêu đề	Chương 4.2 - Trịnh Quang Kiên
Tác giả	Trịnh Quang Kiên
Trường học	Trường Đại học Bách Khoa Hà Nội
Chuyên ngành	Thiết kế Logic Số (VLSI Design)
Thể loại	Bài giảng
Năm xuất bản	2012
Thành phố	Hà Nội

Định dạng
Số trang	23
Dung lượng	571,1 KB