Thiet ke luan ly 1 nguyen quang huy chapter+3 cac mach luan ly to hop cuuduongthancong com

M ụ c tiêu• Biểu thức logic dạng chuẩn SoP, PoS • Đơn giản biểu thức dạng chuẩn SoP • Sử dụng đại số Boolean và bìa Karnaugh để đơn... • Mạch tổ hợp không có bộ nhớ nên giá trị ngõ xuất

Trang 1

Khoa KH & KTMT

Bộ môn Kỹ Thuật Máy Tính

Trang 2

Tài li ệ u tham kh ả o

• “Digital Systems, Principles and Applications”,

11th Edition, Ronald J Tocci, Neal S Widmer, Gregory L Moss

2

20/03/2014 CuuDuongThanCong.com

Trang 3

Các mạch luận lý

tổ hợp

Trang 4

M ụ c tiêu

• Biểu thức logic dạng chuẩn SoP, PoS

• Đơn giản biểu thức dạng chuẩn SoP

• Sử dụng đại số Boolean và bìa Karnaugh để đơn

Trang 5

M ạ ch t ổ h ợ p

• Mức logic ngõ xuất phụ thuộc việc tổ hợp các mứclogic của ngõ nhập hiện tại

• Mạch tổ hợp không có bộ nhớ nên giá trị ngõ xuất

phụ thuộc vào giá trị ngõ nhập hiện tại

A B

C

Y

1 2

3

1 2

3

1 2

3 1

2

Trang 6

Các d ạ ng chu ẩ n (Standard form)

• Tổng của các tích (Sum of products - SoP)

– M ỗ i bi ể u th ứ c d ạ ng SoP bao g ồ m các bi ể u th ứ c AND

đượ c OR l ạ i v ớ i nhau.

– Ví d ụ : ABC + A’BC’

AB + A’BC’ + C’D’ + D

• Tích của các tổng (Product of Sums - PoS)

– M ỗ i bi ể u th ứ c d ạ ng PoS bao g ồ m các bi ể u th ứ c OR đượ c AND l ạ i v ớ i nhau.

– Ví d ụ : (A + B’ + C)(A + C)

(A + B’)(C’ + D)F

Trang 7

Đơ n gi ả n m ạ ch t ổ h ợ p

• Biến đổi các biểu thức logic thành dạng đơn giản

hơn để khi xây dựng mạch ta cần ít cổng logic vàcác kết nối hơn

Trang 10

• Đơn giản biểu thức sau

– Z1 = – Z2 = – Z3 = – Z4 =

) (

.

B A C

B

A + +

C B A D

B A C

A ( ) + +

D D

B A

B

A )( ).

CuuDuongThanCong.com

Trang 11

X 1 0 0 1

Trang 12

Thi ế t k ế m ạ ch t ổ h ợ p

Trang 14

Ví d ụ 1

• Thiết kế mạch logic với 3 ngõ nhập A, B, C thoả mãn

điều kiện sau: ngõ xuất = 1 khi và chỉ khi số ngõ

nhập ở mức 1 nhiều hơn số ngõ nhập ở mức 0

Trang 15

AB C

B A BC

AB AC

Trang 16

Ví d ụ 2

• Thiết kế mạch logic sau: Output = 1 khi điện thế

(được biểu diễn bởi 4 bit nhị phân ABCD) lớn hơn

bằng 6V

Trang 17

Bìa Karnaugh (K-map)

• Bìa Karnaugh biểu diễn quan hệ giữa ngõ nhập vàngõ xuất của mạch

• Theo chiều dọc hoặc chiều ngang, các ô cạnh nhau

Trang 18

Trang 19

Trang 20

Trang 21

Trang 22

Trang 23

Trang 24

Trang 25

Quy t ắ c rút g ọ n bìa Karnaugh

• Khoanh vòng (looping) là quá trình kết hợp các ô kề

nhau lại với nhau Thông thường ta khoanh các ô

chứa giá trị 1

• Ngõ xuất có thể được đơn giản hóa bằng cáchkhoanh vòng

Trang 34

Quá trình đơ n gi ả n hóa

• Xây d ự ng b ả ng K-map và đặ t 1 ho ặ c 0 trong các ô t ươ ng ứ ng

• Khoanh vòng các ô 8 giá tr ị 1 (n ế u có) ngay c ả n ế u nó ch ứ a 1

ho ặ c nhi ề u ô đ ã đượ c khoanh vòng.

• Khoanh vòng các ô 4 giá tr ị 1 (n ế u có) ch ứ a m ộ t ho ặ c nhi ề u ô

Trang 38

Ví d ụ

D C A C

B A D

C A C

B A

Trang 39

• Đ i ề u ki ệ n “don’t-care” là đ i ề u ki ệ n v ớ i m ộ t t ậ p các ngõ nh ậ p nào đ ó, m ứ c lu ậ n lý ngõ xu ấ t không đượ c mô t ả

• Giá tr ị “Don’t-care” nên đượ c gán b ằ ng 1 ho ặ c 0 sao cho vi ệ c khoanh vòng K-map t ạ o ra bi ể u th ứ c đơ n gi ả n nh ấ t.

Trang 40

PP b ả ng Karnaugh - Tóm t ắ t

• So sánh với phương pháp đại số, phương phápdùng K-map có tính hệ thống hơn, ít bước hơn vàluôn tạo ra được biểu thức tối giản nhất

Trang 43

M ạ ch t ạ o bit Parity

D3D2D1D0 = 1010 PE = 0

D3D2D1D0 = 1110 PE = 1

Trang 44

M ạ ch ki ể m tra bit Parity

Trang 45

M ạ ch enable

Trang 46

M ạ ch disable

Tiêu đề	Các Mạch Luận Lý Tổ Hợp
Trường học	Khoa KH & KTMT
Chuyên ngành	Kỹ Thuật Máy Tính
Thể loại	Tài liệu tham khảo
Năm xuất bản	2014
Thành phố	CuuDuongThanCong.com

Định dạng
Số trang	47
Dung lượng	3,1 MB