Chương 6:BỘ NHỚ VÀ THIẾT BỊ LƯU TRỮ DỮ LIỆU pot

Bộ nhớ truy nhập bất kỳ RAMBộ nhớ truy nhập bất kỳ tĩnh SRAM static random access memory: o Là loại RAM được cấu tạo từ các mạch Flip-Flop o Mỗi mạch flip-flop là một tế bào RAM tĩnh và

Trang 2

A Cấu trúc vật lý

B Cấu trúc logic và cách truy nhập

3

I Bộ nhớ trong.

tế bào nhớ được sử dụng để lưu trữ một bit thông tin.

(từ nhớ có thể là 8 bit hoặc 16 bit), máy tính sử dụng từ

nhớ là 8 bit (1 byte), mỗi byte có địa chỉ riêng gọi là địa

chỉ vật lý và vi xử lý sẽ truy nhập dữ liệu theo địa chỉ

vật lý này

kỳ: chu kỳ ghi và chu kỳ đọc

1 Bộ nhớ truy nhập bất kỳ RAM (random access memory)

2 Bộ nhớ chỉ đọc ROM (read only memory),

3 Bộ nhớ đệm Cache

4

Cấu trúc vật lý

Trang 3

1 Bộ nhớ truy nhập bất kỳ RAM (random

access memory)

lưu trữ tất cả các lệnh và dữ liệu cho vi xử lý trong

quá trình xử lý

trong các từ (các byte) ở bộ nhớ và được đọc/ghi

nguồn điện vì vậy việc sử dụng thêm bộ nhớ ngoài

(thiết bị lưu trữ) là rất cần thiết

Trang 4

1 Bộ nhớ truy nhập bất kỳ RAM

Bộ nhớ truy nhập bất kỳ tĩnh SRAM (static random

access memory):

o Là loại RAM được cấu tạo từ các mạch Flip-Flop

o Mỗi mạch flip-flop là một tế bào RAM tĩnh và được cấu tạo

bởi 8 transistot hiệu ứng trường FET (field effect transistor).

o Tĩnh chỉ ra rằng khi nguồn nuôi chưa bị cắt thì nội dung của ô

nhớ vẫn được giữ nguyên mà không cần làm tươi như RAM

DATA I/O SRAM Chip

ROW SUPPORT CIRCUITRY

Trang 5

Nguồn điện và tiếp đất.

oƯu điểm: là không mất thời gian làm tươi nên có

tốc độ truy nhập dữ liệu nhanh

oNhược điểm: Để lưu trữ một bit thông tin SRAM

cần tới 8 transistor hiệu ứng trường→ việc tăng

dung lượng của RAM thì kích thước cũng tăng theo

oThường được sử dụng để làm bộ nhớ đệm Cache

L1, L2 và L3 (bộ nhớ truy cập nhanh)

Trang 6

Bộ nhớ truy nhập bất kỳ đông DRAM (dynamic random

access memory):

oLà loại RAM có cấu tạo đơn giản hơn SRAM

oĐể lưu trữ một bit thông tin, một tế bào DRAM chỉ

cần một FET và một tụ điện,dữ liệu được lưu trữ

dưới dạng tích điện của tụ điện Vì điện tích của tụ

sẽ mất dần theo thời gian nên tế bào DRAM cần

được làm tươi liên tục để giữ nội dung thông tin

11

I Bộ nhớ trong.

Bộ nhớ truy nhập bất kỳ động DRAM :

oThời gian làm tươi nhỏ hơn 2ms một lần → thời

gian truy nhập của DRAM tương đối chậm

(60-120ns) so với SRAM (12-25ns)

12

Trang 7

Ma tr ậ n nh ớ

Đ /c hàng RAS

READ/WRITE CAS

DATA I/O

DAM Chip

ROW SUPPORT CIRCUITRY

I Bộ nhớ trong.

Bộ nhớ truy nhập bất kỳ đông DRAM

oƯu điểm của DRAM:

Một tế bào DRAM nhỏ hơn khoảng 1/4 tế bào SRAM→ DRAM là có khả năng mở rộng dung lượng lớn

Do cấu trúc đơn giản và số lượng lớn, sản xuất DRAM rẻ hơn SRAM Vì những lý do trên mà DRAM được dùng chủ yếu làm bộ nhớ chính của hầu hết mọi máy tính cá nhân

Trang 8

oNhược điểm của DRAM:

Tuy nhiên tốc độ của DRAM chậm nên các nhà sản xuất phần cứng luôn luôn tìm mọi biện pháp

để khắc phục nhược điểm đó

Dữ liệu được lưu trữ dưới dạng điện tích trong một tụ điện của tế bào nhớ → điện tích cần được nạp liên tục lên tụ điện này sau một khoảng thời gian từ 1 đến 16ms→ quá trình làm tươi

(refresh) bộ nhớ

15

I Bộ nhớ trong.

oBa phương pháp làm tươi hay được dùng là:

Làm tươi /RAS (Row Address Stroble) : đọc giả một

cột, cần xung làm tươi từ mạch lôgíc bên ngoài của

vi mạch 8254 trong PC/XT, AT

Làm tươi /CAS (Column Address Stroble) trước

/RAS: đọc giả cột và dòng, được điều khiển bởi lôgíc bên trong vi mạch

Làm tươi /CAS sau /RAS: /CAS được giữ ở trạng thái tích cực trong thời gian dài Trong khoảng thời gian này /RAS được kích hoạt nhiều lần Phương pháp này dùng lôgíc bên trong vi mạch nhớ → được dùng trong các máy vi tính hiện đại để giải phóng bộ

vi xử lý làm tươi bộ nhớ 16

Trang 9

oCác mode hoạt động nhanh của DRAM:

i Mode trang (page mode):

• Địa chỉ cột thay đổi rồi địa chỉ hàng giữ nguyên Như vậy 1 trang ứng với 1 hàng trong mạng ô nhớ Trước kia 1 lần ghi đọc thì phải giải mã và thay đổi cả RAS và CAS, trong mode này RAS giữ nguyên→ giảm thời gian thâm nhập xuống còn 50% so với mode thường (RAS không thể giữ nguyên lâu vô hạn được→ khoảng cỡ 200 lần phải thực hiện lại RAS 1 lần)

17

I Bộ nhớ trong.

ii Mode statis – column:

• Quan hệ chặt chẽ với mode trang

• Tín hiệu CAS trong giai đoạn sau khi giữ nguyên không đổi ( ở mức thấp ) mạch điều khiển DRAM (nằm trong DRAM) phát hiện

ra sự thay đổi địa chỉ cột sau 1 thời gian ngắn khi thấy CAS thay đổi → điều này tiết kiệm thời gian phản ứng và chuyển mạch → nhanh hơn mode trang

Trang 10

iii Mode Nibble :

• Bằng cách chuyển mạch tín hiệu CAS 4 lần cho

4 bit số liệu ra khỏi địa chỉ hàng, chỉ cần có địa chỉ bit đầu, 3 bit sau liên tiếp được dịch vào mà không cần đọc lại

iv Mode nối tiếp: Là mode Nibble mở rộng Với mỗi xung CAS, thì DRAM đếm địa chỉ cột tăng lên 1

tự động Mode này cho việc đọc các bộ nhớ video hoặc nạp đường cache có đặc tính nối tiếp trên một vùng rộng các địa chỉ nhớ

v Mode đan xen: Là cách tránh trễ do thời gian tiền nạp RAS Bộ nhớ được chia làm 1 vài băng đan xen nhau theo 1 tỷ số nhất định

19

I Bộ nhớ trong.

oGiản đồ thời gian các mode hoạt động của DRAM

20

Trang 11

oGiản đồ thời gian các mode hoạt động của DRAM

21

Chế độ đan xen 2 hàng

I Bộ nhớ trong.

oDo công nghệ phát triển mạnh, những nhược điểm

của DRAM ngày càng được hoàn thiện hơn → Ra

đời của các bộ nhớ RAM mới như: SDRAM, DDR

SDRAM, RAMBUS

SDRAM (Synchronous Dynamic RAM): là RAM đồng bộ, hoạt động cùng với tần số xung nhịp của hệ thống

DDR SDRAM (Double Data Rate SDRAM): là phiên bản mới nhất của SDRAM, được thiết kế cho những CPU tốc độ cao và yêu cầu truyền dữ liệu lớn; có khả năng truyền dữ liệu với tốc độ ghấp đôi SDRAM trong một chu kỳ xung đồng hồ

Trang 12

• Đặc điểm là không mất dữ liệu khi mất nguồn

điện→được sử dụng để lưu trữ hệ điều hành vào ra

cơ sở BIOS, máy tính sẽ lấy lệnh ở đây để khởi

động và kiểm tra hệ thống

a) ROM lập trình sẵn masked ROM

b) ROM lập trình được PROM (programable ROM)

c) ROM lập trình và xoá được EPROM (eraseable

programable ROM)

d) ROM lập trình và xoá được bằng điện EEPROM

(electrically eraseable programable ROM)

24

Trang 13

2 Bộ nhớ chỉ đọc ROM (Read Only Memory)

a) ROM lập trình sẵn masked ROM:

Là một mạng mạch được ghép nối sẵn trên vi mạch

Những chỗ được nối qua một điốt (hay transistor)

biểu diễn giá trị 1, những chỗ không được nối có giá

trị 0

Do không cần bất cứ transistor nào nên mật độ

thông tin của ROM rất cao

Dữ liệu của ROM được in vào khuôn che quang

khắc khi chế tạo vi mạch và không xoá đi được

25

I Bộ nhớ trong.

a) ROM lập trình sẵn masked ROM:

Cấu tạo của ROM

Trang 14

b) ROM lập trình được PROM (programable ROM)

PROM được cấy thêm một điện trở có tác dụng như một

cầu chì:

Khi lập trình (đưa dữ liệu vào ROM), cầu chì này

được giữ nguyên hoặc đốt cháy, tương ứng với bit

cần lưu trữ

Khi đã được lập trình, nội dung PROM không thay

đổi được vì không phục hồi lại được chức năng của

cầu chì đã cháy

27

Cấu tạo của PROM

I Bộ nhớ trong.

Điện tích của cổng nổi có tác dụng đóng và mở mạch

FET Từng FET đóng vai trò một tế bào nhớ

Cấu trúc ma trận và cách định địa chỉ từng tế bào giống

như PROM

28

Trang 15

programable ROM):

Muốn xóa hay ghi phải tháo hẳn ra ngoài, cho ánh sáng tử ngoại

chiếu vào có tần số xác định nào đó

29

I Bộ nhớ trong.

d) ROM lập trình và xoá được bằng điện EEPROM

(electrically eraseable programable ROM):

EEPROM hoạt động tương tự như EPROM

Cực nổi của EEPROM được xoá bởi một xung điện từ cực

thoát

Lớp ôxit cách điện giữa cực cổng nổi và cực thoát rất mỏng

nên điện tích lưu trữ bên trong cực nổi có thể thoát đi ở đây.

Trang 16

a Vấn đề nảy sinh:

• Trong các máy tính có CPU chạy ở tốc độ cao

thường gặp hiệu ứng “Nghẹt cổ chai ” (bottie neck)

do việc truy nhập quá nhanh đến bộ nhớ.

• Tốc độ CPU tăng nhanh hơn nhiều so với RAM động

(DRAM - rẻ tiền) →Phải đưa vào sử dụng RAM tĩnh

(SRAM) (nhanh hơn, đắt tiền hơn), có khả năng cung

cấp hiệu suất Zero Wait State → giá thành cho cả hệ

thống dùng SRAM rất cao.

• Giải quyết: Dùng 1 lượng nhỏ SRAM nhanh để đạt

được Zero Wait State trong hầu hết các trường hợp

phận điều khiển cache

(Cache controller) được

bố trí giữa CPU và bộ

nhớ chính.

• Nguyên tắc làm việc:

Như là 1 cái kho nhỏ

trung gian nằm giữa phân

xưởng sản suất là CPU

và kho chính là bộ nhớ

chính

32

Đảm bảo tính chất cung cấp nhanh, thuận

tiện cho công việc của CPU.

Trang 17

c Cách thức hoạt động của Cache:

• Cache chứa những thông tin mới nhất mà CPU

vừa sử dụng Nếu CPU cần lại đúng những thông

tin này thì nó cung cấp cho CPU với Zero Wait

State Trường hợp này gọi là Cache hit: "trúng tủ".

• Nếu CPU yêu cầu thông tin mà hiện không nằm

trong Cache → chuyển từ bộ nhớ chính (DRAM)

đến cho CPU → mất nhiều wait state → Cache

miss: "trật".

• Đặc tính của chương trình là có những vòng lặp

tương đối nhỏ trên các vị trí ô nhớ liên tục nhau →

gọi là "tính cục bộ của việc quy chiếu" (Locality

• Cục bộ thời gian (Temporal locality):

– Chương trình chạy trong các vòng lặp  Các lệnh giống

nhau nhặt ra từ bộ nhớ là thường xuyên và liên tục và hầu hết các thông tin của vòng lặp vừa sử dụng được sử dụng lại ngay.

→ Cục bộ theo thời gian: Cache có nhiệm vụ làm nhanh, làm gọn

các yêu cầu này.

• Cục bộ không gian (Spatial locality):

– Các chương trình và số liệu mà chương trình cần đến có

khuynh hướng nằm trong các vị trí ô nhớ liên tục nhau→

Chương trình cần những mã lệnh hay những số liệu nằm kề cạnh ngay những vị trí vừa sử dụng trước đó

→ Cục bộ không gian: Cache làm các tác vụ đọc ô nhớ với zero

wait state

Trang 18

d Thành phần của Cache:

Cache

• Điều khiển cache bao gồm:

Bộ logic quản lý cache (Cache Managment Logic)

Cache Memory Directory

• Điều khiển cache bao gồm:

Bộ logic quản lý cache (Cache Managment Logic)

Cache Memory Directory

36

Trang 19

d Thành phần của Cache:

Bộ logic quản lý cache (Cache Managment Logic):

Bộ phận quản lý được so sánh địa chỉ do CPU phát ra với

bảng danh mục xem những vị trí nào lưu trữ trong Cache.

o Nếu có: Cho phép Cache xuất thông tin (tất nhiên với zero wait state).

o Nếu không có: Yêu cầu thông tin từ bộ nhớ chính, cho CPU và đồng thời được lưu trữ lại trong cache

Chứa 1 bảng danh mục của tất cả các địa chỉ ô nhớ đã được

sao chép vào Cache.

Nội dung của danh mục được so sánh với địa chỉ ô nhớ do

CPU cung cấp  Xác định xem bản sao của thông tin có

được chứa trong Cache hay không?

Nội dung của danh mục được cập nhật thường xuyên, các

thông tin mới nhất được lưu trữ trong Cache

Trang 20

e Hiệu suất Cache:

• Nếu không thoả mãn tính cục bộ nêu trên →hiệu

suất cache không phát huy được

• Hầu hết các chương trình chạy với khá nhiều vòng

lặp cho nên đa số các trường hợp Cache hit đạt

85-95%.

• Một lợi điểm của việc sử dụng Cache nữa là hiệu

suất sử dụng bus hệ thống Có thể truy xuất bus

đồng thời:

oCPU truy xuất đến cache

o1 bộ phận quản lý bus khác truy xuất đến bộ nhớ chính

Xét các Cache này trong 386 & 486:

và số liệu sử dụng thường xuyên nhất (4 Kb

-64 Kb), cache nằm trong CPU 486 là 8 Kb.

chính Kích thước cache cấp 2 bao trùm cả

cache cấp 1 (thường là 64 Kb - 512 Kb).

• Để thiết kế kích thước cache phải giải quyết

vấn đề: Nếu kích thước cache càng lớn: hiệu

suất cao → giá thành cao.

40

Trang 21

Cache cấp 1

Cache cấp 1: Kích thước Hit Rate

1 K 41%

8 K 73%

16 K 81%

32 K 86%

64 K 88%

128 K 89%

I Bộ nhớ trong.

Trang 22

Cache cấp 2:

• Cung cấp thông tin cho CPU khi cache cấp 1 bị trật

• Ví dụ nếu cache cấp 1 có tỷ lệ trúng là 73% còn 27% là trật

Cache cấp 2 có khả năng cung cấp 1 hàng cache thông tin đến cho

cache cấp 1 với tỉ lệ là 90% yêu cầu mà nó nhận được Kết quả chỉ

còn 2,7% của tất cả yêu cầu là phải lấy từ bộ nhớ chính chậm

chạp

• Giữ thông tin hiện đang nằm trong cache cấp 1 + thông tin vào

trước đó đã nằm ở cache cấp 1 (nhưng nay không còn nữa)

Cache cấp 2 phải lớn gấp mấy lần cache cấp 1 Kích thước tối ưu

phải chọn cho thích hợp (64 K- 512 K).

I Bộ nhớ trong.

g Cấu trúc của cache.

Có 2 cấu trúc hiện đang được sử dụng:

Look - Aside Cache (Nhìn từ 1 phía).

Look - Through Cache (Nhìn xuyên qua)

Main Memory

Bus Master 1 Bus Master 2 Bus Master 3

Trang 23

Cấu trúc này không phân cách bus của CPU với bus hệ

thống

Khi CPU bắt đầu 1 chu kỳ bus thì tất cả thiết bị trong hệ

thống đều cảm nhận được giống như khi không có cache

Riêng bộ phận điều khiển giám sát các yêu cầu của CPU

và xem cache có chứa 1 bản sao của thông tin đang cần

không?

Bộ phận điều khiển cache kết thúc chu kỳ bus nếu tác vụ

là trúng tủ → thông báo cho bộ nhớ chính, bỏ qua yêu cầu

vì đã tìm thấy thông tin trong cache rồi

Nếu tác vụ là miss → chu kỳ bus hoàn thành theo bình

thường từ bộ nhớ chính

45

I Bộ nhớ trong.

Ưu điểm:

Ít tốn thời gian trong các chu kỳ cache miss so với

cấu trúc look - through do bus hệ thống được nối

thẳng với Cache và bộ nhớ chính

Thiết kế đơn giản ( trong khi đó thiết kế look

-through phải giao diện với cả bus của CPU và bus hệ

Trang 24

Nhược điểm:

Sử dụng bus hệ thống không được giảm nhẹ đi (Mỗi

truy xuất dẫn đến cả cache và bộ nhớ chính)

Tất cả các yêu cầu dù là hit hay miss đều gây ra sự

khởi đầu của 1 chu kỳ làm việc trong bộ nhớ chính

→ Ngăn cản không cho các thiết bị khác truy xuất bộ

nhớ chính cho tới khi thời gian nạp lại đã quá hạn

Các thao tác đồng thời không thể xảy ra vì tất cả các

bộ phận điều khiển bus chỉ nằm trên cùng 1 bus

Không thích hợp cho máy có nhiều bộ phận quản lý

bus

47

I Bộ nhớ trong.

Look - Through Cache (Nhìn xuyên qua).

Hiệu suất toàn diện của Look through cao hơn look

-aside

Cache hit→ Lấy thông tin giữ lại ngay cho CPU với

zero wait state; các yêu cầu của CPU không tự động

chuyển đến bus hệ thống→ bus hệ thống rảnh rỗi để các

hệ thống quản lý bus khác có thể sử dụng bus được

Khi có 1 cache miss thì yêu cầu được chuyển đến bus hệ

thống

Cache phân cách bus cục bộ và bus hệ thống → Có thể

cho phép thực hiện đồng thời 2 tác vụ trên bus cục bộ và

Tiêu đề	Bộ Nhớ Và Thiết Bị Lưu Trữ Dữ Liệu
Tác giả	Phạm Văn Thành
Trường học	Không rõ trường
Chuyên ngành	Khoa học máy tính
Thể loại	Chương
Năm xuất bản	2013
Thành phố	Không rõ

Định dạng
Số trang	46
Dung lượng	673,12 KB