Bài giảng kỹ thuật vi xử lý chương 5 nguyễn thị quỳnh hoa

Chương 5 TÔ ̉ CHỨC VA ̀O RA DỮ LIỆU • Sơ đồ chân ti ́n hiệu • Một số ma ̣ch phu ̣ trợ • Nối ghép với bộ nhớ • Nối ghép với thiết bi ̣ va ̀o ra 4 1 Sơ đồ chân ti ́n hiệuAD7 AD0 [I/O][.]

Chương 5 :

TỔ CHỨC VÀO RA DỮ LIỆU

• Sơ đồ chân tín hiệu

• Một số mạch phụ trợ

• Nối ghép với bộ nhớ

• Nối ghép với thiết bị vào ra

4.1.Sơ đồ chân tín hiệu

AD7 - AD0 [I/O] :chân dồn kênh

cho tín hiệu phần thấp của bus địa

chỉ và dữ liệu (ALE=1 chân có tín

hiê ̣u địa chỉ)

A15-A8 [O]: Là các bit phàn cao

của bus địa chỉ

A16/S3 – A19/S6 [O] :cha n dòn

kê nh của địa chỉ phàn cao của tín

hiê ̣u trạng thái (ALE=1 cha n là tín

hiê ̣u địa chỉ)

RD[O] :Tín hiê ̣u cho phếp đọc khi RD=0 cho phếp nha ̣n dl

READY[I] :Tín hiê ̣u báo cho CPU biết tình trạng sãn sàng của các TBNV hoa ̣c của bo ̣ nhớ

INTR[I]: Tín hiê ̣u yê u càu ngát chê được.

TEST[I] :CPU sễ chờ

đến khi TEST=0 mới thực hiê ̣n lê ̣nh

tiếp thêo

NMI[I] :Tín hiê ̣u yê u càu

ngát kho ng chê được

RESET[I] :Tín

hiê ̣u rêsêt lại

8088

CLK[I] :Tín

hiê ̣u xung

đòng hò

Vcc[I] :Cha n nguòncha n nguòn GND[O]:2 nói với 0v

MN/MX[I] : cha n điều khiển hoạt đo ̣ng của CPU thêo chế đo ̣ min/max

S4 S3 Chu kỳ hoạt động

Sơ đồ chân 8088/8086

Chế độ Min/Max

• Ảnh hưởng tới các chân 24-31

• Chế độ Min:

– Các chân 24-31 là các tín hiệu đk I/O và bộ nhớ

– Các tín hiệu đk đều từ 8088/8086

• Chế độ Max:

– Một số tín hiệu đk được tạo ra từ ngoài – Một số chân có thêm chức năng mới

– Sử dụng bộ đồng xử lý toán 8087

Chế độ Min

IO/M[O]:phân biệt trạng thái CPU truy cập bộ

nhớ hay vào ra.Tác động mức thấp trong chu kỳ xuất bộ nhớ

WR[O]: tác động ở mức thấp cho phép ghi vào bộ nhớ hoặc thiết bị

vào ra

ITNA[O]:INTA=0 báo cho mạch bên ngoài biết CPU đã chấp nhận yêu cầu ngắt

ALE[O]:ngõ ra tác động mức cao để cài tín hiệu địa chỉ trên bus đa hệ

DT/R[O]: xác định chiều truyền dữ liệu trên bus

DEN[O]:thông báo trạng thái của CPU truyền nhận dữ liệu đa hợp

HOLD[I]:yêu cầu treo CPU để mạch ngoài thực hiện trao đổi với bộ nhớ bằng cách truy nhập trực tiếp (DMA)

HLDA[O]:thông báo yêu cầu treo CPU đã được chấp nhận

Chế độ Max

RQ/GT0,RQ/GT1[O]:

Là các tín hiệu yêu cầu dùng bus của bộ vxl khác trong hệ thống hoặc

thông báo chấp nhận treo của CPU

LOCK[O]: tác động mức thấp.Khi có tín hiệu này thì không có thiết bị ngoài nào được thâm nhập vào Bus của CPU

4.2.Một số mạch phụ trợ

• Mạch điều khiển bus 8288

• Mạch tạo xung nhịp 8284

Mạch điều khiển Bus 8288

U1

8288

19 3 18

2 15 1 6

7 9 8 13 11 12 14

4 16 17 5

S0 S1 S2

CLK CEN IOB AEN

MRD MWT AMW IOR IOW AIOW INTA

DT/R DEN MC/PD ALE

CLK[I]: nhận xung nhịp từ hê

̣ thống để đồng bộ tạo ra các tín hiệu điều khiển từ 8288

AEN[I]: sử dụng để kích hoạt tín hiệu ngõ ra sau thời gian trễ 150ns

CEN[I ] :cung cấp tín hiệu DEN và các tín hiệu điều khiển của 8288

IOB[I]: chọn các chế độ bus khác IOB=1:chế độ Bus vào ra

IOB=0:chế độ Bus hệ thống

DEN[O] : cho phép Bus dữ liệu hệ thống hoạt động

MC/PD[O]: tín hiệu ngõ ra cung cấp tới bộ điều khiển ngắt

INTA[O]: thông báo

CPU chấp nhận yêu

cầu ngắt

DT/R[O]: xác định chiều

truyền dl của bộ đệm

Bus dữ liệu trong hệ

thống

Mạch tạo xung nhịp 8284

U1

8284

17

16

4 6 3 7 14 1 15 13 11

5 8 10 2 12

X1

X2

RDY 1 RDY 2 AEN1 AEN2 EFI CSY NC ASY NC F/C

RES

READY

CLK RESET PCLK OSC

AEN1,AEN2[I]: chọn RDY1 hoặc RDY2

RDY1,RDY2[I]: thông báo trạng thái sẵn sàng của bộ nhớ hoặc TBNV

ASYNC[I]: chọn chế độ đồng bộ.

READY[O]: cung cấp tín hiệu READY tới CPU khi có RDY tác động

X1,X2[I]: nối với tinh thể

thạch anh,xác định tần số

xung nhịp cung cấp cho toàn hệ thống

F/C[I]: chọn nguồn tín hiệu chuẩn cho 8284

EFI[I]: lối vào cho xung từ

bộ dao động bên ngoài

CLK[O]: fCLK=fx/3

PCLK[O]: fPCLK=fx/6

OSC[O]: f=fx

RES[I]: nhận tín hiệu reset hệ thống

RESET[O]: cung cấp tín hiệu reset đã được đồng bộ

Hình 5.5: Giản đồ thời gian hoạt động của 8086

WAIT CY WAIT CY

T1 T2 T3 Twait T4 T1 T2 T3 Twait T4 CLK

ALE

IO/M

Add/

Status

Add/

Data

RD

Ready

DT/R

DEN

WR

BHE A19-16 S7-S3 A19-16BHE S7-S3

A15-0 D15-0 A15-0 DATA OUT D15-0

WAIT

Ready

WAIT

Ready

Memory Access time

4.3.Nối ghép với bộ nhớ

• Khái niê ̣m bo ̣ nhớ

• Dung lượng bo ̣ nhớ

• Tỏ chức của bo ̣ nhớ

Khái quát về bộ nhớ bán dẫn

➢ Khái niê ̣m : bo ̣ nhớ là các IC nhớ được gọi là bo ̣ nhớ bán dãn hay bo ̣ nhớ chính của hê ̣ thóng VXL Bo ̣ nhớ bán dãn dùng để lưu giữ mã lê ̣nh và dữ liê ̣u

➢ Só lượng chip nhớ : Só lượng bit mà chíp nhớ bán dãn có thể dùng để lưu dữ liê ̣u

➢ Tỏ chức bo ̣ nhớ : Tỏ chức thêo các o nhớ trong vi mạch

_Só lượng bit trong mõi o nhớ của chip luo n bàng

_Só o nhớ lại phụ thuo ̣c só cha n địa chỉ và bàng 2 luỹ thừa của só chân địa chỉ

• VD1 : Mo ̣t chip nhớ có 12 cha n địa chỉ và

4 cha n dữ liê ̣u Hãy xác định:

Khái quát về bộ nhớ bán dẫn

• VD2 : Vi mạch nhớ 512 K có 8 cha n dữ liê ̣u Hãy xác định:

• (a) Tỏ chức bo ̣ nhớ

• (b) Só cha n địa chỉ

Khái quát về bộ nhớ bán dẫn

Phân loại bộ nhớ bán dẫn

74S472 74S573

35 60 60

256 4K 4K

32x8 512x8 1Kx4

16 20 18

5 5 5

2716-1 2716B 2732A-45 2732A-20 27C32 2764A-25 27C64-15 27128-20 27C128-25 27256-20 27C256-20 27512-25 27C512-25 27C010-12 27C201-12 27C401-12

450 350 450 450 200 450 250 150 200 250 200 200 250 250 120 120 120

16K 16K 16K 32K 32K 32K 64K 64K 128K 128K 256K 256K 512K 512K 1M 2M 4M

2Kx8 2Kx8 2Kx8 4Kx8 4Kx8 4Kx8 8Kx8 8Kx8 16Kx8 16Kx8 32Kx8 32Kx8 64Kx8 64Kx8 128x8 256x8 512x8

24 24 24 24 24 24 28 28 28 28 28 28 28 28 32 32 32

25 25 12,5 21 21 25 12,5 12,5 12,5 12,5 12,5 12,5 12,5 12,5 12,5 12,5 12,5

2864A

250 250

16K 64K

2Kx8 8Kx8

24 28

none none

28F256-15 28F010-20 28F020-15

200 150 200 150

256K 256K 1M 2M

32Kx8 32Kx8 128Kx8 256Kx8

32 32 32 32

12 12 12 12

• VD3 : Cho chip ROM 27128, dựa vào bảng 3-2, hãy tìm só cha n dữ liê ̣u và só cha n

địa chỉ

Khái quát về bộ nhớ bán dẫn

Kiểu RAM Ký hiệu Tốc độ (ns) Dung lượng Tổ chức Số chân

SRAM

6116-1 6116LP-70*

6264-10 62256LP-10*

100 70 100 100

16K 16K 64K 256K

2Kx8 2Kx8 8Kx8 32Kx8

24 24 28 28

DRAM

4116-20 4116-15 4116-12 4416-12 4416-15 4164-15 41464-8 41256-15 41256-6 414256-10 511000P-8 514100-7

200 150 120 120 150 150 80 150 60 100 80 70

16K 16K 16K 64K 64K 64K 256K 256K 256K 1M 1M 4M

16Kx1 16Kx1 16Kx1 16Kx1 16Kx1 64Kx1 64Kx1 256Kx1 256Kx1 256Kx4 1Mx1 4Mx1

16 16 16 18 16 16 18 16 16 20 18 20

NV-SRAM

DS1220 DS1225 DS1230

100 150 70

16K 65K 256K

2Kx8 8Kx8 32Kx8

24 28 28