đường vẽ nét đậm trong hình sau b Thực hiện pipeline với các đường đứt nét trong hình sau: Sau khi pipeline ta thấy tổng số thanh ghi cần sử dụng là 9.. Tương tự trong slide!. Tương tự t
Trang 1ĐHBK Tp HCM–Khoa ĐĐT–BMĐT
MH: Xử lý tín hiệu số với FPGA
GVPT: Hồ Trung Mỹ
Bài tập ôn thi học kỳ – AY1112-S2
1
2 (Ch4 Prob 4) ĐS
a) Giới hạn lặp = 2T
b) Đường tới hạn = 7T
c) Hình sau là 1 trong các lời giải (tái định thì tại các nhát cắt đứt nét)
3 ĐS
4
cuu duong than cong com
Trang 25 ĐS
a) Đường tới hạn là 5T ( qua các nút A B D F H )
Do đó tốc độ mẫu cực đại có thể đạt được trong hệ thống này là 1/5T
b) Tái định thì với các tập cắt theo đường đứt nét trong hình sau:
Với hình mới ta có đường tới hạn (B D, hoặc B E , hoặc F H ) là 2T
6 ĐS
a) Đường tới hạn là 10 t.u (đường vẽ nét đậm trong hình sau)
b) Thực hiện pipeline với các đường đứt nét trong hình sau:
Sau khi pipeline ta thấy tổng số thanh ghi cần sử dụng là 9
Đường tới hạn mới (M1 A2 hoặc M3 A3) là TM + T A = 3 t.u
7 Tương tự trong slide!
8 Tương tự trong slide!
9 Tương tự trong slide!
10 ĐS
a) Giới hạn lặp = (TM + 2TA)/2 = 18 ns
b) Đường tới hạn = 2(TM + 3TA) = 88 ns
11 ĐS
a) Đường tới hạn là 7 u.t và giới hạn lặp là 4 u.t
b) Giá trị của chu kỳ xung nhịp tối thiểu là 4 u.t
12
cuu duong than cong com
Trang 313 (Ch7 Prob 1) ĐS
a) Từ DG ta tìm được e x = [0 1]T, e y = [1 1]T, và eh = [1 0]T
Hai điều kiện sau phải thỏa
để bộ vector định thời biểu S và vector chiếu d hợp lệ với mọi vector phụ thuộc e
Vector không gian bộ xử ly p T được xác định qua biểu thức p T d = 0
i S = [1 0]T, d = [1 0]T
p T d = 0 [p 1 p 2] [1 0]T = 0 pT = [ 0 1]
Xét S T d = [1 0] [1 0]T = 1 ≠ 0 Điều kiện C1 đạt
Lập bảng ánh xạ cạnh để xét S T e :
e x = [0 1]T 1 0
e y = [1 1]T 1 1
e h = [1 0]T 0 1
Tất cả các S T e ≥ 0 Điều kiện C2 đạt
Như vậy trường hợp này hợp lệ
iii S = [1 1]T, d = [1 0]T : Hợp lệ
iv S = [1 –2]T, d = [1 0]T : Không hợp lệ vì xét S T e có 2 trường hợp < 0!
b) Nghiệm của trường hợp i trong câu a) :
14 (Ch7 Prob 9) Xét DG của bộ lọc tích chập có 5 rẽ nhánh trong hình 7.25
Hình 7.25 Giả sử rằng các giá trị vào và các hệ số có thể được phát đi khắp tức thời (không có trễ) đến tất cả các bộ xử lý hoặc có thể bị trễ cho toàn bộ thiết kế tâm thu Hơn nữa giả sử rằng bộ xử lý nhân-cộng cần 4 u.t., nghĩa là mỗi
bộ xử lý chứa bộ nhân-cộng có pipeline 4 tầng
a) Viết ra tất cả các bất đẳng thức mà các phần tử của vector định thời biểu s = [s1 s2]T phải thỏa Chọn s để
cho HUE cực đại
b) Vẽ kiến trúc tâm thu với d = [1 0]T và s có được từ a) Khi đó HUE của mảng này là bao nhiêu?
c) Lặp lại a) với d = [1 –1]T
ĐS
cuu duong than cong com
Trang 4a)
Trước hết viết biểu thức dạng RIA: Giản đồ rút gọn như sau :
Thực hiện việc định thời biểu bằng cách áp dụng công thức sau :
Từ giản đồ rút gọn ta thấy :
Nếu ta sử dụng định thì tuyến tính (các gamma cho bằng không) và chọn S T = [4 0] thì sẽ cực đại HUE
b) Với d = [1 0]T và S có được từ a), ta có:
cuu duong than cong com