(TIỂU LUẬN) báo cáo TỔNG hợp môn THIẾT kế VI MẠCH số TRÊN FPGA bài 1 THIẾT kế MẠCH ĐỒNG hồ

BỘ CÔNG THƯƠNGTRƯỜNG ĐẠI HỌC CÔNG NGHIỆP THỰC PHẨM TPHCM KHOA CÔNG NGHỆ ĐIỆN – ĐIỆN TỬ BÁO CÁO TỔNG HỢP MÔN THIẾT KẾ VI MẠCH SỐ TRÊN FPGA Nhóm thực hiện: Nhóm 6 GVHD: Phạm Trần Bích Thu

BỘ CÔNG THƯƠNG

TRƯỜNG ĐẠI HỌC CÔNG NGHIỆP THỰC PHẨM TPHCM

KHOA CÔNG NGHỆ ĐIỆN – ĐIỆN TỬ

BÁO CÁO TỔNG HỢP

MÔN THIẾT KẾ VI MẠCH SỐ TRÊN FPGA

Nhóm thực hiện: Nhóm 6

GVHD: Phạm Trần Bích Thuận

SVTH:

Trần Khánh Dương

Hồ Hữu Chương

Nguyễn Ngọc Gấm

Đặng Hoàng Việt

LỚP: ĐẠI HỌC

THÀNH PHỐ HỒ CHÍ MINH, THÁNG 7 NĂM 2022

BỘ CÔNG THƯƠNG

TRƯỜNG ĐẠI HỌC CÔNG NGHIỆP THỰC PHẨM TPHCM

KHOA CÔNG NGHỆ ĐIỆN – ĐIỆN TỬ

BÁO CÁO TỔNG HỢP

MÔN THIẾT KẾ VI MẠCH SỐ TRÊN FPGA

Nhóm thực hiện: Nhóm 6

GVHD: Phạm Trần Bích Thuận

SVTH:

Trần Khánh Dương

Hồ Hữu Chương

Nguyễn Ngọc Gấm

Đặng Hoàng Việt

LỚP: ĐẠI HỌC

1

-THÀNH PHỐ HỒ CHÍ MINH, THÁNG 7 NĂM 2022

BÀI 1: THIẾT KẾ MẠCH ĐỒNG HỒ Giải thuật:

CHẾ ĐỘ = 0 HIỂN THỊ BÌNH THƯỜNG

CHẾ ĐỘ = 1 GHỈNH GIÂY

CHẾ ĐỘ = 2 CHỈNH PHÚT

CHẾ ĐỘ = 3 CHỈNH GIỜ

CHẾ ĐỘ = 4 CHỈNH PHÚT BÁO THỨC

CHẾ ĐỘ = 5 CHỈNH GIỜ BÁO THỨC

CTC KHỞI DỘNG

ĐỌC GIÁ TRỊ GIÂY TỪ RTC SAU ĐÓ XÓA BIT TẠO GIAO ĐỘNG NẠP NGƯỢC TRỞ LẠI ĐỂ KHỞI DỘNG RTC

2

-GIAMTG :

NẠP LẠI R5 = 25

BẬT BITCT

Đ MO=1

S

Đ MO=2

S

MO=5

GIẢM GIÂY 1 GỚI HẠN ĐẾN 00H

GIẢM PHÚT 1 GỚI HẠN ĐẾN 00H

GIẢM GIỜ 1 GỚI HẠN ĐẾN 00H

GIẢM PHÚT BÁO THỨC GỚI HẠN 01H

3

-GIẢM GIỜ BÁO THỨC GỚI HẠN ĐẾN 01H

4

-Chương trình Verilog

6

-BÀI 2: THIẾT KẾ MẠCH CỘNG TRỪ

Dấu

Hàng chục

Đơn vị

KQ=-A+B KQ = A-B

DAU = 4’b111

KQ V

CHỤC= KQ/10

ĐƠN VỊ = L=KQ % 10

Giải thuật

CHẾ ĐỘ = 0 MẠCH HIỂN THỊ HÀNG ĐƠN VỊ VÀ CHỤC CHẾ ĐỘ = 1 MẠCH HIỂN THỊ DẤU, ĐƠN VỊ VÀ CHỤC