Hướng dẫn thiết kế số sử dụng ngôn ngữ Verilog-HDL trên FPGA: Bài 2 pot

Cổng NAND Chỉ bằng 0 khi tất cả ngõ vào bằng 1 1 đơn vị cổng gate = 1 cổng NAND hai ngõ vào Ký hiệu: Symbol Bảng sự thật: Truth Table Chuyển đổi tương đương Cấu trúc CMOS... Cổng

CÁC THÀNH PHẦN MẠCH SỐ

BÀI 2:

hoangquang.dientu@gmail.com

Nhận hướng dẫn thiết kế số sử

dụng ngôn ngữ Verilog-HDL

trên FPGA

Nội dung chính

 D Flip-Flop và Chốt (Latch)

 Reset đồng bộ và reset bất đồng bộ (quan

trọng)

Các cổng logic

Cổng NAND

Chỉ bằng 0 khi tất cả ngõ

vào bằng 1

1 đơn vị cổng (gate) = 1

cổng NAND hai ngõ vào

Ký hiệu: Symbol

Bảng sự thật:

Truth Table

Chuyển đổi tương đương

Cấu trúc CMOS

Cổng đảo, cổng đệm, cổng 3 trạng thái

Inverter gate

(NOT gate)

Buffer gate Tri-state buffer gate

Cổng AND, cổng OR và cổng NOR

Chỉ bằng 1 khi tất

cả ngõ vào bằng 1

Bằng 1 khi 1 trong các ngõ vào bằng

1

Bằng 1 khi tất cả ngõ vào bằng 0

Cổng XOR và XNOR

Hai ngõ vào khác nhau thì

ngõ ra bằng 1

(So sánh khác)

Hai ngõ giống nhau thì ngõ

ra bằng 1

(So sánh bằng)

Exclusive OR gate (EX-OR) Exclusive NOR gate (EX-NOR)

D Flip-Flop và D Latch

Dạng sóng hay giản đồ định thời

(Timing Diagram)

Theo mức

của tín hiệu

clock

Theo cạnh của tín hiệu clock

Cấu tạo

MUX và DE-MUX

Multiplexer

(Mạch dồn kênh)

Ký hiệu

Cấu tạo

De-Multiplexer (Mạch phân kênh)

Mạch tổ hợp (Combinational

Circuit)

 Giá trị ngõ ra của một mạch tổ hợp chỉ phụ

thuộc vào giá trị ngõ vào hiện tại, không phụ

thuộc vào giá trị ngõ vào hay ngõ ra trước đó

trọng trong mạch tổ hợp là:

 Không có các phần tử “nhớ” lưu giá trị trước đó

của ngõ ra

 Không có hồi tiếp (feedback)

Mạch tuần tự (Sequential Circuit)

(FlipFlop, thanh ghi)

 Ngõ ra phụ thuộc vào giá trị ngõ vào hiện tại

và còn có thể phụ thuộc vào trạng thái trước

đó của chính nó

tuần tự là:

 Lưu được giá trị trạng thái trước đó

Ví dụ minh họa mạch tổ hợp và

tuần tự

Mạch tổ hợp

Mạch logic tổ hợp

Phần tử nhớ

Reset đồng bộ (Synchronous reset)

 Reset chỉ được thực hiện khi tín hiệu reset tích cực và có cạnh clock (cạnh lên hoặc cạnh

xuống)

Reset bất đồng bộ (Asynchronous reset)

 Reset xảy ra ngay khi tín hiệu reset tích cực

bất chấp tín hiệu clock

KẾT THÚC BÀI 2