" Dùng miêu tả câu trúc và hoạt động một vi mạch " Dùng mô phỏng, kiêm tra hoạt động vi mạch " Biêu diễn hành vi theo thời gian và câu trúc không gian của mạch —-__" Bao gồm những ký
Trang 1
Thiết kê mạch sô dùng HDL
Chương 1: Phương pháp luận thiết kê vi
mach so
<< —
Trang 4
" Dựa trên giản đô (schematic)
= Paper & pencil
~ © Thiét ké bang ngén ngi (computer-based
Trang 6" Dùng miêu tả câu trúc và hoạt động một vi mạch
" Dùng mô phỏng, kiêm tra hoạt động vi mạch
" Biêu diễn hành vi theo thời gian và câu trúc không
gian của mạch
—- " Bao gồm những ký hiệu biểu diễn thời gian và sự
dong tho’ (time and concurrence)
Trang 7
Ngôn ngữ đặc tả phân cứng (HDL#9
= * Uudiém
“ Uyên chuyên và độc lập với công nghệ
" Cho phép tái sử dụng những thiết kê có sẵn
=" Được sử dụng rộng rãi trong công nghiệp
" Theo chuan IEEE (Institute of Electrical and Electronics
Engineerings)
" Được hỗ trợ bởi các công cụ tổng hợp ASIC (appilcation-
specific integrated circuits) va FPGA (field-programmable gate arrays)
Trang 8’
Postsysthesis Timing Verification
’
Test Generation &
Fault Simulation
’
Placement, Scan Chain
& Clock Tree Insertion
Routing
’
Verify Physical &
Electrical Design Rule
Trang 9" Đô thị trạng thái (state transation graph)
=" Máy trạng thai (algorithmic-state machine)
= Ngdn ngiv cap cao: SystemC, SuperLog
Trang 10được tông hợp trong thời
gian chap nhận được
8 > Phuong ohap thiét kê từ
trên xuông (top-down design/ hierarchical design)
ae Zs OS 2ù
m | | carry ry | | sum | | carry
/\
Thiết kê phân hoạch (Design Partition
= * Mach Ién duo phan chia
Phan chia mach cong 4 bits
Trang 11
a Design Entry
- * Ngay nay dung HDL
_ * MG hinh hanh vi (behavioral modeling)
— * Duoc st dung nhiéu trong cong nghiép
" Cho phép thiêt kê những chip lớn
= Chi ra mach sẽ thực hiện chức năng gi
" Không cân chỉ ra xây dựng phân cứng như thê nào
- *® Các bước thiết kê dùng mô hình hành vi
— —*" Tạo hành vi nguyên mẫu cho thiết kế
— — " Kiểm tra chức năng
“ Sửng dụng những công cụ tông hợp tôi ưu và ánh xạ thiết
kê vào một công nghệ
Trang 12
Mô phỏng và kiêm tra chức năng
_© (Simulation & Function verification)
a Quay về bước 3 nêu
_* 3bước tếnhànhkểm | ===
“ Lập kê hoạch kiểm tra:
chức năng nảo cân kiêm tra và kiêm tra thê nào?
Trang 13
_ Thiết kế tích hợp và kiểm tra
=e» - (Design integration and Verification)
Chức năng
° Cân có các testbench riêng kiểm tra chức
° Đây là bước quyết định và phải được thực
hiện hoàn hảo đê đảm bảo tính đúng đăn của
Trang 14° Báo đảm những khác biệt giữa các chức năng
biểu diễn bằng mô hình hành vi và thiết kê
dược giải quyết Noan | toan
Trang 15ý Tông hợp mức công và ánh xạ công nghệ
s (Gate- level synthesis and Technology mapping)
— * Công cụ tôi ưu loại bỏ những dư thừa và giảm
diện tịch mạch logic can dùng đề hiện thực
Trang 16Thiết kê sau tông hợp
= (Post-synthesis design validation)
Verilog Behavioral | Logic Í Gate-level
Description ; synthesis L Description
stimulus Generator
Trang 17
ˆ Kiểm tra thời gian sau tổng hợp
s (Post ‘synthesis timing verification)
trên những đường then chốt (critical path)
= Bước này được lặp lại sau bước loại bỏ điện
dung khong mong muon (parasitic extraction)
" Thay đồi kích thước transitor
" Thay đồi kiên trúc mạch
" Thay đồi công nghệ
Trang 18lý Kiêm tra sản phẩm và mô phỏng lỗi
s (Test generatior and fault simulation)
Trang 19Sap dat va néi day (placement and routing)
¢ Chen tin hiéu clock vao
mach sao cho khong
Trang 20
= Kiêm tra thiệt kê vật lý và điện
= (Physical and electrical design rule checks)
= * Layout vậy lý của thiết kế phải được kiểm tra
- _ Gac ràng buộc
=" ĐỘ dày vật liệu (material width)
" Chong lap (overlap)
= Tach biéet (Separation)
Trang 21
“ Không có trong thiệt kê
" Ảnh hưởng xâu đên hoạt động của mạch
“ Làm giảm băng thông
== » Sử dụng phân mêm đề tạo ra các kiêm tra
chính xác vê các đặc tính điện và thời gian
(electrical characteristics and timing performance)
Trang 24.œ Tham sô công nghệ
