Bài giảng Điện tử 1: Phần 2 - Trường ĐH Công nghệ Sài Gòn

Bài giảng môn Điện tử 1 trang bị cho sinh viên các kiến thức về nguyên tắc hoạt động và mạch áp dụng các linh kiện bán dẫn như: Diode, Transistor, FET, UJT, PUT SCR TRIAC. Phần 2 của bài giảng có nội dung trình bày về: transistor hiệu ứng trường – FET; thyristor và các linh kiện khác; mạch khuếch đại biên độ nhỏ dùng transistor. Mời các bạn cùng tham khảo!

CHƯƠNG 03

  TRANSISTOR HIỆU ỨNG TRƯỜNG ‐ FET  

Trong chương 3 chúng ta khảo sát một dạng thứ hai của transistor áp dụng hiệu ứng trường , FET(Fiel-Effect Transistor) Không như transistor, FET là linh kiện đơn cực (unipolar);

khi giải thích nguyên tắc hoạt động chúng ta không dùng đến dòng lổ trống và electron tự do

mà chỉ sử dụng duy nhất một loại điện tích tải (charge carrier)

FET bao gồm hai loại chính: JFET (Junction Field-Effect Transistor) và MOSFET (Metal Oxide Semiconductor Fiel-Effect Transistor)

Transistor là loại linh kiện kiểm soát dòng điện, dùng dòng cực nền để điều khiển hay kiểm soát dòng cực thu Với FET thì khác, đây là linh kiện được điều khiển bằng điện áp; dùng áp giữa hai đầu cực cổng (Gate) và nguồn (source) để kiểm soát hay điều khiển được dòng qua linh kiện Đặc điểm chính của FET là loại linh kiện có giá trị tổng trở nhập rất lớn

3.1 JFET (JUNCTION FIELD-EFFECT TRANSISTOR):

JFET được tạo thành từ thanh bán dẫn n hay p được gọi là kinh n (n channel) hay kinh p (p channel) Tại khoảng giữa của JFET kinh n được khuếch tán các vùng bán dẫn p ; tương

tự với JFET kinh p tại khoảng giữa chúng

ta khuếch tán các lớp bán dẫn n, xem

hình H3.1

JFET có 3 đầu ra; đầu trên của kinh là cực Drain (cực D còn được gọi là

cực Máng hay cực Thoát); đầu dưới của

kinh là cực Source (cực S hay cực Nguồn) Phần bán dẫn khác loại với kinh được khuếch tán vào linh kiện được gọi là

cực Gate (cực G hay cực Cổng)

3.1.1.NGUYÊN TẮC HOẠT ĐỘNG:

Trong hình H3.2 trình bày phương pháp cấp

nguồn áp DC phân cực cho JFET kinh n Áp V DD được

cấp giữa hai đầu cực D và cực S (điện thế cực D cao

hơn điện thế cực S) Áp V GG dùng phân cực ngược các

cực G và S (điện thế cực S cao hơn điện thế cực G).

JFET luôn luôn hoạt động với mối nối pn giữa

cực G và cực S phân cực ngược

Điện áp phân cực ngược giữa cực G và cực S tạo

thành vùng nghèo dọc theo mối nối pn Vùng nghèo

trải rộng trong kinh n làm giảm độ rộng của kinh (xét

tại cực G) dẫn đến điện trở nội của kinh gia tăng

Độ rộng của kinh tại cực G và nội trở của kinh

được điều khiển bằng cách điều chỉnh thay đổi áp phân

cực V GG Tóm lại cường độ dòng điện I D từ cực D đến

cực G được điều chỉnh thay đổi bằng áp V GG, xem kết

quả tóm tắt trong hình H3.3

Hình H 3.1

Hình H3.2

3.1.2.ĐẶC TÍNH VÀ THÔNG SỐ CỦA JFET:

Ký hiệu của JFET áp dụng trong các sơ

đồ nguyên lý được trình bày trong hình H3.3

3.1.2.1 CÁC ĐỊNH NGHĨA VÀ CÁC THÔNG SỐ CƠ

BẢN :

Trong mạch hình H3.5, cho áp giữa cực

G và cực S bằng 0 ( VGS = 0 V), hay tạo sự

ngắn mạch giữa cực G và cực S

Khi thay đổi áp V DD từ 0 V, dòng I D gia

tăng tỉ lệ thuận với áp V DD , đoạn đặc tuyến AB

trong hình H3.5 b

Trong vùng chứa đoạn AB, điện trở nội của kinh xem như không đổi vì vùng nghèo không

đủ rộng để ảnh hưởng Vùng chứa đoạn AB được gọi là vùng có tính điện trở (Ohmic area) vì

quan hệ giữa áp V DS với dòng I D tuân theo định luật Ohm

Tại vị trí B đặc tuyến bắt đầu chuyển hướng không tăng, duy trì dòng I D không đổi trong

khi áp V DS tiếp tục gia tăng Tại đoạn BC, áp phân cực ngược giữa cực G và cực D làm tăng

vùng nghèp đủ lớn để khống chế sự gia tăng của áp V DS duy trì dòng I D bằng hằng số JFET xem

như tương đương nguồn dòng khi làm việc trong vùng này

HÌNH H3.3: Ảnh hưởng của áp phân cực V GG đối với tính dẫn và dòng I D của JFET

HÌNH H3.4: Ký hiệu của JFET

HÌNH H3.5: Đặc tính của JFET khi ngắn mạch cực G và S

a./ JFET với V GS = 0V và thay đổi V DD b./ Đặc tuyến I D theo áp V DD khi V GS = 0V

ĐIỆN ÁP PINCH-OFF (ĐIỆN ÁP THẮT)

Khi V GS = 0V, giá trị áp V DS tại lúc dòng I D bằng hằng số (điểm B trong hình H3.5b) được

gọi là điện áp Pinch-Off (trong một số tài liệu gọi là điện áp thắt ) và được ký hiệu là V P

Với linh kiện JFET cho trước, giá trị V P cố định

Khi dòng I D đặt giá trị hằng số trong đoạn BC, ta gọi giá trị này là I DSS (Drain to Source current with gate Shorted) Giá trị dòng I DSS được cho trong các sổ tay hay các đặc tính kỹ thuật

Khi bỏ qua ảnh hưởng của mạch , dòng I DSS chính là dòng I D cực đại của JFET trong điều kiện ngắn mạch cực G với cực S (V GS = 0V)

Trong đặc tuyến hình H3.5b, tại điểm C xãy ra hiện tượng “breakdown” dòng I D tăng rất

nhanh tương ứng với sự gia tăng áp V DS Hệ quả của hiện tượng “Breakdown” là phá hủy linh kiện, do đó JFET luôn luôn hoạt động tại vùng thấp hơn điểm “breakdown” và trong vùng

dòng I D bằng hằng số (đoạn BC trên đặc tuyến)

a./ Khi V DS = 0 V ; ID = 0A b./ ID gia tăng tỉ lệ thuận VDS trong vùng có tính trở

c./ Khi V DS = VP ; ID = IDSS = hằng số d./ Khi VDS tăng , ID = IDSS cho đến breakdown xãy ra HÌNH H3.6: Tác động của JFET tạo ra đặc tuyến ID = f (VDS) khi VGS = 0V

ÁP V GS ĐIỀU KHIỂN DÒNG I D

Khi thay đổi nguồn V GG để điều chỉnh áp phân cực ngược V GS giữa cực G và cực S, lúc gia

tăng áp V GS ta có được họ đặc tuyến I D = f (V DS ) theo hình H3.7 Cần nhớ:

Dòng I D giảm khi suất của áp V GS tăng

Tương ứng với mỗi giá trị V GS  0V, điện áp thắt (Pinch-off) của JFET là V DS < V P

Phương pháp điều khiển dòng I D bằng áp V GS tóm tắt trong hình H3.8

HÌNH H3.7: Họ đặc tuyến ID = f (VDS) của JFET khi thay đổi áp VGS

HÌNH H3.8: Thay đổi áp VGS điều khiển dòng ID

a./ V GS0V; V DSV ; I P DI DSS b./ Khi V GS < 0 V ; dòng ID giảm và bằng hằng số trong vùng

ĐIỆN ÁP CUT-OFF (ĐIỆN ÁP NGƯNG DẪN):

Giá trị áp V GS làm cho dòng I D  0A được gọi

là điện áp cut-off , ký hiệu là V GS(off) Linh kiện JFET

phải hoạt động trong phạm vi V GS = 0V và V GS(off)

Trong phạm vi dảy giá trị của áp V GS trên dòng I D thay

đổi từ giá trị cực đại I DSS đến giá trị 0A

Trạng thái cut off hình thành do sự nới

rộng của vùng nghèo làm giảm độ rộng kinh dẫn

thành một điểm, hay làm tắt nghẹt kinh dẫn

Trong hình H3.9 trình bày trạng thái ngưng

dẫn của JFET khi vùng nghèo mở rộng làm tắt nghẹt

kinh dẫn

QUAN HỆ GIỮA ÁP CUT-OFF VÀ ÁP PINCH-OFF::

Theo nội dung vừa trình bày ta nhận thấy có sự khác biệt giữa các trạng thái pinch-off và trạng thái cutt-off Áp V P chính là giá trị áp V DS tại lúc dòng I D đạt giá trị hằng số khi V GS = 0V Mặc dù, trạng thái pinch-off xãy ra với áp V DS < V P khi V GS  0V

Trong các tài liệu trình bày đặc tính kỹ thuật cho bởi các nhà sản xuất linh kiện bán dẫn

thường cho số liệu V GS(off) hay V P , nhưng không cho cả hai số liệu Theo các tài liệu kỹ thuật này

giá trị V GS(off) và VP có suất bằng nhau nhưng trái dấu:

THÍ DỤ 3.1:

Cho mạch theo hình H3.10, biết các thông số của

JFET gồm: V GS(off) 4Vvà I DSS 12mA

Xác định giá trị cực tiểu của áp V DD cần thiết để đưa

linh kiện hoạt động trong vùng dòng I Dbằng hằng số

GIẢI:

Áp dụng quan hệ V GS(off)  V P  4V ta có V P 4V

Từ mạch điện hình H3.10, áp dụng định luật Kirchhoff 2

cho mắt lưới chứa các cực D và S của JFET, ta suy ra quan hệ sau:

Với các nội dung vừa trình bày theo trên, dòng

điện I D được điều khiển khi that đổi áp V GS trong dảy

giá trị từ 0V đến V GS(off)

Với JFET kinh n giá trị V GS(off) < 0V và với JFET

kinh n giá trị V GS(off) > 0V

Đồ thị hay đường biểu diễn trình bày quan hệ

giữa dòng điện I D theo áp V GS được gọi là đặc tuyến

chuyển của JFET, xem hình H3.11

HÌNH H3.9: JFET tại trạng thái ngưng dẫn

HÌNH H3.10

HÌNH H3.11: Đặc tuyến chuyển

HÌNH H3.12: Đặc tuyến chuyển ID = f (VGS) được suy ra từ họ đặc tuyến ID = f (VDS)

Trong hình H3.11, cho thấy đặc tuyến chuyển cắt hệ trục tọa độ tại hai điểm đặc biệt:

Điểm cut-off : ( V GS V GS(off); I D 0A)

Điểm pinch-off: ( V GS 0V; I D I DSS)

Khi biết trước họ đặc tuyến I D = f (V DS ) với V GS là thông số, ta suy ra được đặc tuyến

chuyển, xem hình H3.12 Mỗi điểm trên đặc tuyến chuyển quan hệ với cặp giá trị V GS và I D trên họ

đặc tuyến I D = f (V DS ) Thí dụ trong hình H3.12, khi V GS  2V; I D 4,32mAvà các giá trị

GS(off)

V  5V và I DSS 12mA

Đặc tuyến chuyển của JFET được biểu diễn theo quan hệ sau:

2 GS

GS(off)

V 1

Với đặc tuyến chuyển cho trong hình H3.12, ta có: V GS(off) 5V và I DSS 12mA

Áp dụng quan hệ (3.2) ta có quan hệ hàm cho đặc tuyến chuyển viết theo dạng sau:

2 GS

THÍ DỤ 3.3:

Cho JFET mã số 2N5458 có một phần đặc tính kỹ thuật như sau :

HÌNH H3.13: Đặc tuyến chuyển ID = f (VGS) và họ đặc tuyến ID = f (VDS) của linh kiện 2N5458

Ta tìm được các số liệu V GS(off)  5,8V và I DSS 9mA của JFET 2N5458

Áp dụng quan hệ (3.2) suy ra đặc tuyến chuyển của linh kiện như sau:

2 GS D

V 1

3.1.2.3 HỆ SỐ ĐIỆN DẪN CỦA JFET (FORWARD TRANSCONDUCTANCE)

Hệ số điện dẫn được ký hiệu là g mlà tỉ số của độ biến thiên dòng ID so với độ biến thiên áp VGS trên đặc tuyến chuyển tại điện áp VDS cho trước, xem hình H3.13

DS

D m

GS V const

I g





Đơn vị đo: [g ] [S] m  , S :Siemens Đơn vị đo lường điện dẫn khác là [mho]; với 1mho = 1S

Vì đặc tuyến chuyển của JFET phi tuyến, giá trị g mluôn thay đổi phụ thuộc vào vị trí trên đặc tuyến chuyển Giá trị lớn nhất của g m tại các điểm gần vị trí V GS 0V Trong các đặc tính kỹ thuật giá trị g m được xác định tại V GS 0V Ngoài ra trong một số đặc tính kỹ thuật hệ số điện dẫn được thay thế bằng tổng dẫn (forward transfer admittance) y fs Trong thí dụ 3.3 , linh kiện JFET 2N5458 có giá trị tổng dẫn cực tiểu là y fs 1500 mho 1500 S   tại áp V DS = 15 V

Khi biết trước giá trị g mo

nào đó, ta có thể phỏng địnhđược giá trị khác của g m

tại vị trí bất kỳ nào đó trên đặc tuyến chuyển bằng cách áp dụng quan hệ sau:

DSS m

GS(off)

2I g

V

THÍ DỤ 3.4:

Trong đặc tính kỹ thuật của linh kiện JFET 2N5457 cho bởi nhà sản xuất, đã trình bày trong

thí dụ 3.3; ta có các số liệu như sau: I DSS3mA ; V GS(off ) 6V maxvà hệ số tổng dẫn trên đặc tuyến chuyển y fs(max)5000 S

Áp dụng các số liệu trên xác định hệ số điện dẫn tại lúc V GS  4V và suy ra giá trị dòng I D



3.1.2.3 ĐIỆN TRỞ NHẬP (INPUT RESISTANCE) VÀ ĐIỆN DUNG (CAPACITANCE)

Như đã trình bày trong các mục trên, JFET hoạt động khi mối nối G-S phân cực nghịch, hiện tượng này khiến điện trở nhập tại cực cổng có giá trị rất cao Giá trị rất lớn của điện trở nhập là ưu điểm của JFET so với BJT Trong các tài liệu kỹ thuật của JFET điện trở nhập được

xác định theo dòng phân cực ngược cực cổng I GSS tại giá trị áp nào đó giữa hai cực G và S Tổng trở nhập cũng có thể xác định theo quan hệ sau :

GS IN GSS

V R I

HÌNH H3.14: Phương pháp xác định thông số điện dẫn hay tổng dẫn

trên đặc tuyến chuyển

THÍ DỤ 3.5:

Với JFET có I GSS  2nA ứng với V GS  20 V, điện trở nhập được xác định như sau:

GS IN

Khi nhiệt độ gia tăng dòng IGSS tăng dẫn đến giá trị điện trở nhập giảm thấp

Điện dung nhập C icss là kết quả hoạt động của JFET tại mối nối phân cực ngược Nói cách

khác tại mối nối pn phân cực nghịch có tác động như tụ điện, điện dung của tụ điện phụ thuộc vào mức áp phân cực nghịch

Với JFET 2N5457 có giá trị điện dung cực đại Cicss = 7 pF tại VGS = 0

3.1.2.5 ĐIỆN TRỞ GIỮA CỰC DRAIN VÀ SOURCE :

Theo nội dung vừa trình bày, trong đặc tuyến mô tả quan hệ giữa dòng I D theo áp V DS trên điểm pinch-off giá trị dòng I D hầu như không đổi trong phạm vi rộng của áp V DS Điều này cho thấy với phạm vi thay đổi rộng giá trị áp V DS tương ứng với pham vi thay đổi rất bé dòng I D

Điện trở giữa cực Drain và cực Source được xác định theo quan hệ :

DS ds

Tương tự như Transistor, mục tiêu của việc phân cực là xác định thông số DC của điểm

làm việc Q bao gồm dòng I D và áp V DS Với JFET ta có hai dạng mạch phân cực: tự phân cực

(self bias) và phân cực dùng cầu phân áp (voltage-divider bias)

3.1.3.1 MẠCH PHÂN CỰC JFET DẠNG TỰ PHÂN CỰC :

Tự phân cực là dạng phân cực thường dùng cho JFET Theo phân tích trên JFET chỉ hoạt động khi được phân cực ngược giữa mối nối G- S Điều kiện này

cần áp âm V GS cho JFET kinh n và áp dương V GS cho JFET kinh p. Các điều kiện này có thể đạt được bằng các mạch tự phân cực, xem hình H3.15

Điện trở cực cổng RG không ảnh hưởng đến sự phân cực vì áp đặt ngang qua qua hai đầu phần tử này bằng 0 Điện

trở RG cần thiết để cô lập tín hiệu AC trong các mạch khuếch đại

Với JFET kinh n hình H3.15 (a)

dòng IS tạo áp ngang qua hai đầu điện trở RS

hình thành nguồn áp dương so với với Gnd

Với JFET kinh p hình H3.15 (b) dòng IS qua điện trở RS hình thành nguồn áp âm tại cực Source so với với Gnd Suy ra

GS D S

V I R

Với JFET kinh n hình H3.15 (a) áp giữa Cực Thoát (Drain) so với Gnd được xác định

theo quan hệ sau :

D DD D D

V  V I R

Suy ra V DS V DV S V DD I R D  DR S

Nên nhớ quá trình phân tích JFET kinh p thực hiện tương tự nhưng cần lưu ý dấu của

các áp khi khi khảo sát

THÍ DỤ 3.6:

Tìm áp VDS và VGS trong hình H3.16

Với JFET cho trong mạch với các thông số nội định trước như : g m ;

V GS(off) ; và I DSS sẽ hình thành dòng I D 5 mA Với một JFET khác, ngay cà

khi cùng mã số cùng loại, có thể không tạo ra cùng kết quả khi nối vào mạch

vì phụ thuộc vào sự thay đổi giá trị của các thông số

ĐỊNH ĐIỂM LÀM VIỆC Q TRONG MẠCH TỰ PHÂN CỰC JFET

Phương pháp cơ bản tính gần đúng để đạt được điểm phân cực cho JFET là xác định

dòng I D theo giá trị áp V GS định trước hoặc ngược lại Sau đó tính toán để xác định giá trị điện trở

R S theo quan hệ sau:

GS S D

V R

I

Để xác định được các giá trị I D và V GS có thể thực hiện theo một trong hai phương pháp:

Áp dụng đặc tuyến chuyển của JFET

Áp dụng quan hệ (3.2)

THÍ DỤ 3.7:

Xác định giá trị điện trở R S trong mạch tự phân cực cho JFET có đặc tuyến chuyển trình

bày trong hình H3.17 tại giá trị VGS = 5V

HÌNH H4.16

HÌNH H3.17: Đặc tuyến chuyển của JFET cho trong thí dụ 3.7

GIẢI:

Từ đồ thị, ta có được kết quả sau : tại V GS = 5 V thì I D = 6,25 mA Suy ra:

GS S D

Tương tự, khi dùng phương pháp đồ thị xác định muốn xác định điểm làm việc tại điểm

V GS = 3 V tương ứng với I D = 12 mA ta cần điện trở R S có giá trị sau:

GS S D

Xác định giá trị điện trở RS trong mạch tự phân cực cho JFET kinh p có các thông số như

sau : IDSS = 25 mA và VGS(off) = 15 V Biết điểm làm việc có VGS = 5V

GS S D

I 11,11mA

PHÂN CỰC ĐIỂM LÀM VIỆC Q TẠI VỊ TRÍ GIỮA

Trong một số mạch phân cực JFET thường yêu cầu điểm làm việc Q ở gần vị trí giữa của

đặc tuyến chuyển, tại vị trí này ta có DSS

D

I I 2

 Điểm phân cực tại vị trí giữa cho phép dòng I D thay đổi trong phạm vi từ IDSS đến 0 khi cho các tín hiệu biến thiên vào cổng JFET

Khi áp dụng quan hệ (3.2) khi giá trị DSS

D

I I 2

 ta có kết quả như sau :

2 GS DSS DSS

GS(off )

V 0,5.I I 1

GS(off )

V K 0,5 1

 với giá trị K > 1 Thu gọn (3.10) ta có

phương trình xác định gía trị K như sau:

V V

3, 4142

 tại lúc DSS

D

I I 2

Muốn chỉnh đặt giá trị DD

D

V V 2

 cần chọn giá trị của điện trở RD thích hợp để tạo điện áp đặt ngang qua hai đầu điện trở này đủ lớn để điều chỉnh thay đổi được áp V D

THÍ DỤ 3.8:

Xác định các điện trở R D và R S trong mạch tự phân cực JFET, hình

H3.18 để điểm làm việc tại vị trí giữa trên đặc tuyến chuyển

Cho JFET có các thông số sau: I DSS = 12 mA và V GS(off) = 3V Giá trị

Điện trở R S được xác định theo quan hệ :

GS S D

Đầu tiên chúng ta cần xác định đường tải điện tỉnh (DC load line) cho mạch tự phân cực Đây là đồ thị mô tả quan hệ giữa dòng I D theo áp V GS

Đường tải điện DC đưiợc vẽ chung với đặc tuyến chuyển trình bày trong hình H3.21 Từ

các đồ thị này ta suy ra tọa độ giao điểm chính là các thông số của điểm làm việc Q cần tìm

HÌNH H3.20 HÌNH H3.19

Điểm làm việc Q của JFET

trong mạch tự phân cực hình

H3.19 xác định từ đồ thị hình H3.21 có các thông số như sau:

(VGS = 2,3 V; I D = 5,07 mA)

H3.22 với đặc tuyến chuyển của JFET cho trong hình H3.23.

Tóm lại đường tải điện tỉnh

đi qua 2 điểm đặc biệt:

(V GS = 0 V; I D = 0 A) và

(V GS = 2,72 V; I D = 4 mA)

Vẽ đường tải điện tỉnh và

xác định tọa độ giao điểm của

đặc tuyến chuyển với đường tải

điện tỉnh Ta có thông số điểm

làm việc Q của JFET trong mạch

3.1.3.2 MẠCH PHÂN CỰC JFET DÙNG CẦU PHÂN ÁP :

Trong hình H3.24 trình bày mạch phân cực JFET kinh n dùng cầu

phân áp Điện thế tại cực nguồn (S) phải dương hơn điện thế tại cực cổng (G) để duy trì điều kiện phân cực nghịch cho mối nối GS

Điện thế tại cực nguồn S (so với điểm Gnd) là:

1 2

R V V

cầu phân áp theo hình H3.25 Cho áp V D  7V

GIẢI:

Dòng qua cực thoát (D) xác định theo quan hệ:

DD D D

GIẢI TÍCH DÙNG ĐỒ THỊ CHO MẠCH TỰ PHÂN CỰC JFET DÙNG CẦU PHÂN ÁP:

Tương tự như trường hợp đã thực hiện khi áp dụng mạch tự phân cực cho JFET, chúng ta

có thể áp dụng phương pháp đồ thị xác định điểm làm việc Q cho JFET trong mạch phân cực

dùng cầu phân áp

Trong mạch phân cực dùng cầu phân áp, khi I D  áp V 0 GS không bằng 0 như trong trường hợp tự phân cực, vì cầu phân áp tạo điện áp tại cực cổng độc lập đối với dòng qua cực thoát Đường tải điện DC khi dùng cầu phân áp được xác định theo phương pháp sau:

Khi I D , 0 V S R I S D R 0 0 S 

Suy ra V GS V G V S V G  0 V G

HÌNH H3.24

HÌNH H3.25

Tóm lại điểm

I D 0 ; V GS V G là điểm nằm trên đường tải điện DC Khi V GS  , 0

G GS G D

H3.26

H3.27 Cho đặc tuyến chuyển của JFET cho trong hình H3.28

Vẽ đường tải điện tỉnh qua hai điểm: I D0 ; V GS 4V và I D 1,2mA ; V GS 0 trên đồ thị đặc tuyến chuyển, suy ra giao điểm của các đường biểu diễn, xem hình H3.28

Điểm làm việc Q có các thông số I D 1,8mA ; V GS  1,8 V

ỔN ĐỊNH ĐIỂM LÀM VIỆC Q :

Đặc tuyến chuyển của JFET có thể khác

biệt nhiều trên các linh kiện có cùng mã

số Thí dụ với JFET 2N5459 được thay

thế trong mạch đã phân cực sẵn bằng

JFET 2N5459 khác,

đặc tuyến chuyển có thể thay đổi nhiều, xem hình H3.29

vừa nêu Nếu vẽ đường tải điện DC cho mạch tự phân cực, với cùng mạch điện thì điểm làm việc

có thể nằm trên đường tải điện trong vùng từ Q 1 (điểm phân cực cực tiểu) đến điểm Q 2 (điểm phân cực cực đại) Như vậy, dòng I D có thể đạt giá trị từ I D1 đến I D2 , xem vùng giới hạn màu xám trên hình H3.29 Điều này cho thấy, áp DC tại cực D (Drain) có thể có một dảy giá trị phụ thuộc

vào giá trị của dòng I D Hơn nữa, áp giữa các cực GS có thể có giá trị bất kỳ trong phạm vi từ

V GS1 đến V GS2

HÌNH H3.30: Phương pháp ổn định điểm làm việc Q bằng cách phân cực dùng cầu phân áp

HÌNH H3.29: Sự thay đổi đặc tuyến chuyển của JFET cùng mã số.

a.Tự phân cực b Phân cực dùng cầu phân áp

Trong hình H3.30 trình bày điểm làm việc Q trong các trường hợp phân cực JFET bằng

phương pháp tự phân cực và phân cực dùng cầu phân áp Với phương pháp phân cực dùng cầu phân áp dảy giá trị tha đổi của dòng ID thu hẹp lại do độ dốc của đường tải điện DC giảm thấp hơn

so với độ dốc của đường tải điện trong trường hợp tự phân cực

Mặc dù phạm vi của áp V GS có khác biệt giữa hai phương pháp phân cực, nhưng dòng I D

ổn định hơn khi áp dụng phương pháp phân cực dùng cầu phân áp

3.2 MOSFET (METAL OXIDE SEMICONDUCTOR FIELD-EFFECT TRANSISTOR):

MOSFET là một dạng khác của transistor áp dụng hiệu ứng trường Khác với JFET, cấu

trúc của MOSFET bao gồm hai lớp bán dẫn pn tạo thành mối nối pn, cực cổng của MOSFET

được phân cách với kinh p (hay n) bằng lớp silicon oxide (SiO2)

Có hai loại MOSFET cơ bàn : loại D (Depletion) và loại E (Enhancement) Do cực cổng

được phân cách với kinh dẫn, các linh kiện này còn được gọi là IGFET (Ignition Gate FET)

3.2.1.D MOSFET (DEPLETION MOSFET):

kinh p có cấu tạo trình bày trong hình H3.31 Để tìm hiểu nguyên lý

D-MOSFET có thể hoạt

động trong cả hai chế độ: nghèo (depletion) và tác động tăng (enhancement) Do cực cổng được cách ly với kinh dẫn nên có thể đặt điện

áp dương hay âm trên cực cổng

D-MOSFET kinh n hoạt động theo chế

độ nghèo (depletion) khi cấp điện áp âm giữa

cực cổng (G) và cực nguồn (S) và hoạt động

theo chế độ tác động tăng (enhancement) khi

cấp điện áp dương giữa cực cổng (G) và cực

nguồn (S) Các linh kiện này thường hoạt động

theo chế độ nghèo

3.2.1.1.CHẾ ĐỘ NGHÈO (DEPLETION MODE):

Từ sơ đồ cấu tạo nguyên lý của D-MOSFET

ta có thể xem cực cổng và kinh n như là 2 bản

cực của tụ điện phẳng; lớp Oxide Silicon phân

cách đóng vai trò của điện môi

Khi đặt điện áp âm lên cực cổng, các

điện tích âm tại cực cổng đầy lùi các âm điện

tử trên kinh dẫn và để lại các điện tích dương

HÌNH H3.31: Cấu trúc cơ bản của D-Mosfet

HÌNH H3.32: Chế độ nghèo (Depletion) VGS < 0 và VGS < VGS(Off)

Như vậy, khi số lượng điện

tử trong kinh dẫn n giảm tính dẫn cũng giảm theo Sự gia tăng điện áp

âm tại cực cổng càng làm « nghèo »

đi điện tử trong kinh dẫn n Với

mức điện áp âm đủ lớn cấp vào cực cổng, VGS(Off) , kinh dẫn hoàn toàn « nghèo » và dòng điện thoát

I D = 0

Chế độ nghèo được trình bày trong hình H3.32 Tương tự

như trường hợp kinh dẫn n của

JFET, kinh dẫn n của D-MOSFET

có dòng điện I D phụ thuộc vào áp

đặt giữa cực cổng (G) và cực nguồn (S) trong phạm vi từ V GS(Off) đến 0 D-MOSFET dẫn khi giá trị V GS > 0

3.2.1.2 CHẾ ĐỘ TÁC ĐỘNG TĂNG (ENHANCEMENT MODE):

Khi cấp điện áp dương vào cổng, một số lượng lớn điện tử

được hấp dẫn vào kinh dẫn, như vậy tính dẫn của kinh dẫn được gia

tăng Chế độ tác động tăng được trình bày trong hình H3.33

3.2.1.3 KÝ HIỆU CỦA D-MOSFET:

Sơ đồ biểu diễn cho các loại D-MOSFET kinh n và kinh p trình

bày trong hình H3.34

3.2.2.E MOSFET (ENHANCEMENT MOSFET):

E-MOSFET chỉ hoạt động theo chế độ tác động tăng không hoạt động theo chế độ nghèo Về cấu trúc, E-MOSFET không có kinh dẫn như D-MOSFET; với linh kiện kinh n, lớp bán

dẫn p mở rộng hoàn toàn đến lớp Oxide Silicon (SiO 2 ) , xem hình H3.35 a

Với linh kiện kinh n khi cấp điện áp dương vào cực cổng trên mức áp ngưỡng sẽ hình

thành một kinh cảm ứng (induced channel)

là một lớp điện tích âm nằm trong lớp vận liệu

p và đối diện với lớp Oxide Silicon

Tính dẫn của kinh được gia tăng bằng cách tăng áp giữa cực cổng (G) và nguồn (S) Biên pháp gia tăng áp sẽ kéo thêm nhiều điện tử vào vùng kinh dẫn Nếu cấp áp giữa cực cổng (G) và nguồn (S) thấp hơn mức ngưỡng thì

sẽ không tạo được kinh dẫn

HÌNH H3.33: Chế độ tác động tăng (Enhancement) V GS > 0

Kinh n Kinh p HÌNH H3.34:

a./ Cấu trúc cơ bản b/ Kinh cảm ứng khi VGS > VGSTh

HÌNH H3.35: Chế độ tác động tăng (Enhancement) V GS > 0

Sơ đồ biểu diễn cho các loại E-MOSFET

kinh n và kinh p trình bày trong hình H3.36

Đường vẽ đứt nét trong ký hiệu thể hiện

sự xuất hiện của kinh dẫn cảm ứng, và các đầu

ra của linh kiện được đặt trên các lớp vật liệu hoàn

toàn cô lập cách ly nhau

3.2.3 MOSFET CÔNG SUẤT (POWER MOSFET):

Các MOSFET thông thường có

một lớp kinh mỏng và dài trong cấu trúc, xem hình H3.37 Với cấu trúc này

khiến điện trở giữa cực thoát (D) đến cực nguồn (S) có giá trị tương đối cao và giới hạn phạm vi hoạt động của

E-MOSFET trong áp dụng công suất bé

Khi cực cổng dương, kinh dẫn tạo thành trong vùng gần cực cổng giữa các cực thoát (D) và cực nguồn (S)

3.2.3.1 LDMOSFET (LATERAL DOUBLE DIFFUSED MOSFET):

LDMOSFET là một dạng E-MOSFET

được thiết kế cho các áp dụng công suất

lớn Bên trong cấu trúc linh kiện có một kinh

rất ngắn giữa cực thoát (D) và cực nguồn

(S) không giống cấu trúc thông thường của

các E-MOSFET Với kinh ngắn sẽ cho điện

trở giữa cực thoát (D) đến cực nguồn (S)

có giá trị thấp, cho phép hình thành dòng

điện có giá trị cao

Trong hình H3.38, trình bày cấu trúc

của một dạng LDMOSFET Khi cực cổng

dương, một kinh dẫn n rất ngắn được cảm

ứng trong lớp p giữa cực nguồn (lớp bán dẫn n+ : bán dẫn n có nồng độ hạt tải đa lớn) với lớp bán dẫn n- (bán dẫn n có nồng độ hạt tải đa thấp) Kết quả dẫn đến là: hình thành dòng điện từ cực thoát (D) qua vùng n (bán dẫn n có nồng độ hạt tải đa bình thường) và kinh cảm ứng để đến cực nguồn (S)

3.2.3.2 VMOSFET (V-GROOVE MOSFET):

VMOSFET là một dạng khác của

E-MOSFET được thiết kế để đạt được công

suất lớn hơn bằng cách tạo ra kinh ngắn

hơn và rộng hơn , điện trở giữa cực thoát (D)

và cực nguồn (S) có giá trị thấp

Với các kinh ngắn và rộng hơn cho

dòng qua lớn hơn nhưng sẽ cho công suất

tiêu tán cao hơn Đáp ứng tần số cũng

được cải thiện tốt hơn

VMOSFET có hai đầu nguồn (S), cực

cổng ở trên cùng và cực thoát ở bên dưới

HÌNH H3.36: Ký hiệu của các loại E-MOSFET

HÌNH H3.37: Cấu trúc E-MOSFET thông thường

HÌNH H3.38: Cấu trúc của LDMOSFET

HÌNH H3.39: Cấu trúc của VMOSFET

Kinh dẫn được cảm ứng theo hướng dọc theo các cạnh hình V giữa cực thoát (D) là lớp bán dẫn n+ và bán dẫn n- đến cực nguồn (S) cũng là lớp bán dẫn n+

Độ dài kinh dẫn được điều chỉnh bằng bề

dầy của các lớp Thực sự, độ dài của kinh dẫn

được kiểm soát bằng nồng độ các hạt tải và thời

gian khuếch tán

3.2.3.3 TMOSFET (T-GROOVE MOSFET):

TMOSFET có cấu tạo tương tự như

VMOSFET nhưng kinh dẫn hình T Với kết cấu này

linh kiện dễ dàng chế tạo trong thực tế Cấu trúc

của TMOSFET trình bày trong hình H3.40 Cực

Cổng được nhúng trong lớp Ocide Silicon và

cực nguồn tiếp xúc thường trực với bề mặt bên

ngoài Cực thoát nằm bên dưới

TMOSFET tạo thành các linh kiện có kích

thước lớn hơn so với VMOSFET nhưng vẫn duy trì

được kinh dẫn ngắn

3.2.4 MOSFET CỔNG KÉP (DUAL GATE MOSFETS):

MOSFET cổng kép có thể là loại nghèo hoặc

loại tác động tăng Điều khác biệt là linh kiện có hai cực cổng, xem hình H3.41

Điểm bất lợi của FET là điện dung nhập có giá trị cao, giới hạn việc sử dụng tại tần số cao

Với biện pháp sử dụng FET có cổng kép cho

điện dung nhập có giá trị thấp hơn, linh kiện hữu dụng hơn trong các ứng dụng tần số cao như khuếch đại RF (Radio Frequency)

Một thuận lợi khác của cách bố trí cổng kép cho phép điều chỉnh tự động độ lợi (AGC: Automatic Gain Control) ngõ vào trong các mạch

khuếch đại RF

3.2.5 ĐẶC TÍNH VÀ THÔNG SỐ CỦA MOSFET :

Trước tiên chúng ta cần khảo sát các đặc tính và thông số của JFET áp dụng cho MOSFET Trong mục này trình bày nội dung sau:

Định nghĩa, giải thích và áp dụng các thông số quan trọng của MOSFET

Giải tích đặc tính chuyển của D-MOSFET

Áp dụng phương trình đặc tuyến chuyển của D-MOSFET để tính dòng I D

Giải tích đặc tính chuyển của M-MOSFET

Áp dụng phương trình đặc tuyến chuyển của M-MOSFET để tính dòng I D

Sử dụng các đặc tính kỹ thuật của MOSFET

Giải thích các điểm cần chú ý khi sử dụng linh kiện MOS

3.2.5.1 ĐẶC TUYẾN CHUYỂN CỦA D-MOSFET:

Theo nội dung vừa phân tích trong các mục trên, D-MOSFET có thể hoạt động trong các trường hợp: điện áp cực cổng dương hay âm Điều này được thể hiện trong đặc tuyến chuyển dạng tổng quát trong hình H3.42 cho tất cà các loại MOSFET kinh n và kinh p

HÌNH H3.40: Cấu trúc của TMOSFET

HÌNH H3.41: MOSFET cổng kép kinh n

Đặc tuyến chuyển cắt hệ trục tọa độ tại các điểm :

(V GS = 0 V ; I D = I DSS ) (I D = 0 ; V GS = V GS(Off) )

Tương tự như

JFET, V GS(Off) ) =  V P Quan hệ (3.2)

dùng cho đặc tuyến chuyển của JFET

cũng áp dụng được cho đặc tuyến chuyển của D-MOSFET,ta xét

thí dụ 3.12 sau đây:

THÍ DỤ 3.12: Cho D-MOSFET có thông số: I DSS = 10 mA và V GS(Off) =  8V

a./ Linh kiện là loại kinh n hay kinh p ?

GS(off)

V 1

áp dương đặt giữa cực cổng và nguồn, với linh kiện kinh p

cần áp âm đặt giữa cực cổng và nguồn Trong hình H3.43

trinh bày các đặc tuyến chuyển cho tất cả các loại E-MOSFET kinh n

và kinh p

HÌNH H3.42: Đặc tuyến chuyển của MOSFET kinh n và kinh p

HÌNH H3.43: Đặc tuyến chuyển của E-MOSFET kinh n và kinh p

Trên đặc tuyến cho thấy không có giá trị nào của dòng điện D khi VGS = 0 V Do đó, linh

kiện E-MOSFET không có thông số DSS như trường hợp của JFET và D-MOSFET Một cách lý

tưởng khi thay đồi áp VGS và dòng thoát ID = 0 ; cho đến khi áp VGS đạt được giá trị khác 0 nào

đó dể dòng ID bắt đầu hình thành ; giá trị áp VGS tại lúc bắt đầu hình thành dòng D được gọi là

áp ngưởng VGS(th)

Do đặc tuyến chuyển của E-MOSFET có dạng parabol và đặc tuyến chuyển bắt đầu tại giá trị áp ngưởng V GS(th) trên trục hoành và không cắt trục tung , hàm số xác định đặc tuyến chuyển của E-MOSFET được trình bày như sau :

trong hình H3.44 Từ dữ liệu cho trong tài liệu kỹ thuật xác định dòng ID ứng giá trị áp VGS = 5V

GIẢI:

HÌNH H3.44: Tóm tắt các thông số kỹ thuật của E-MOSFET mả số 2N7008

THÍ DỤ 3.13: Cho E-MOSFET mả số 2N7008 có đặc tính kỹ thuật tóm tắt trong hình H3.44

Từ các số liệu nhận được trong đặc tính kỹ thuật, xác định dòng thoát I D tại áp V GS = 5 V

GIẢI

Từ các số liệu cho trong đặc tính kỹ thuật, chúng ta rút ra các thông số sau :

Dòng thoát cực tiểu I D(on) = 500 mA

Áp VGS ứng với dòng ID(on) = 500 mA là : VGS = 10 V

Áp ngưởng V GS(th) = 1 V (chọn giá trị cực tiểu)

Áp dụng quan hệ (3.17) suy ra:

Do cực cổng của MOSFET được cách ly với kinh dẫn, tổng trở nhập có giá trị rất lớn

(có giá trị vô cùng khi xem lý tưởng)

Dòng rò ở cực cổng, I GSS , của các MOSFET tiêu chuẩn có giá trị khoảng vài pA ;

trong khi dòng ngược tại cực cổng của JFET có giá trị khoảng vài nA

Giá trị điện dung nhập phụ thuộc vào cấu trúc cách ly cực cổng Điện lượng tỉnh điện cực lớn có thề tích lũy do điện dung nhập có giá trị lớn liên kết với điện trở nhập cũng có giá trị lớn dễ dẫn đến sự phá hỏng linh kiện

Muốn tránh sự phá hỏng linh kiện do tác dụng ESD ta cần thực hiện các yêu cầu sau :

 Khi vận chuyển các linh kiện MOS phải được lưu trử trong các hạt dẫn

 Tất cà các thiết bị đo lường và các băng kim loại dùng liên kết hay thử nghiệm phải được nối đất

 Không nên tách rời các linh kiện MOS (hay bất kỳ các linh kiện khác) khỏi mạch trong khi

nguồn cung cấp chưa được ngắt

 Không nên cấp tín hiệu vào các linh kiện MOS khi nguồn DC chưa đươc cấp vào mạch

3.2.6 PHÂN CỰC MOSFET :

Ta có 3 phương pháp phân cực cho MOSFET :

Phân cực zero

Phân cực dùng cầu phân áp

Phân cực hồi tiếp cực thoát (Drain feedback)

Phân cực là thao tác cần thiết cho các mạch khuếch đại dùng FET

3.2.6.1 PHÂN CỰC D-MOSFET:

Do D-MOSFET có thể hoạt động với

các giá trị dương và âm của áp V GS Phương

pháp phân cực đơn giản là tạo ra áp

GS

V  0 Vđể tín hiệu áp AC tại cực cổng

làm thay đổi áp giữa cổng (G)và nguồn (S)

quanh điểm phân cực 0V

Mạch MOSFET phân cực zero trình

bày trong hình H3.45 a Vì ápVGS  0 V,

nên dòng thoát ID  IDSS

Áp giữa cực thoát (D) và nguồn (S)

được xác định theo quan hệ sau:

Nhiệm vụ của điện trở RD điều hợp với tín hiệu AC bằng cách cô lập tín hiệu này với Gnd, xem hình H3.45b Vì không có dòng DC và cực cổng, nên RG không ảnh hưởng đến sự phân cực zero giữa cổng và nguồn

THÍ DỤ 3.14:

Xác định áp giữa cực thoát (D) và cực nguồn (S) trong mạch hình

H3.46 Biết thông số cho trong đặc tính kỹ thuật của MOSFET là:

GS(Off)

V   8V; IDSS  12mA

GIẢI:

Vì dòng ID  IDSS  12mA, áp giửa cực thoát (D) và nguồn (S)

được xác định theo quan hệ (3.19) như sau:

phân cực zero cho E-MOSFET vì muốn có

dòng ID thì áp VGS phải dương và lớn hơn

mức áp ngưởng VGS(th)

Trong hình H3.47 trình bày hai

phương pháp phân cực cho E-MOSFET:

dùng cầu phân áp và hồi tiếp cực thoát

Nên nhớ D-MOSFET cũng có thể được

phân cực theo các phương pháp này

Mục tiêu chính của các phương

pháp phân cực này là tạo áp cực cổng

dương hơn so với nguồn và lớn hơn áp

HÌNH H3.45: Mạch phân cực zero cho D-MOSFET

HÌNH H3.46

HÌNH H3.47: Mạch phân cực cho E-MOSFET

ngưỡng V GS(th)

PHÂN CỰC DÙNG CẦU PHÂN ÁP:

Các phương trình giải tích áp dụng cho phương pháp phân cực dùng cầu phân áp (mạch

(a) trong hình H3.47) được trình bày như sau:

Định VGS và VDS cho mạch phân cực E-MOSFET trong hình

H3.48 Biết các thông số của MOSFET là : ID(ON) = 200 mA tại VGS = 4 V

PHÂN CỰC DÙNG HỒI TIẾP CỰC THOÁT:

Với mạch phân cực hồi tiếp cực thoát trình bày trong hình H3.47b, chúng ta có thể bỏ qua

dòng cực cổng nên không có áp rơi ngang qua điện trở R G Tóm lại V GS = V DS

BÀI TẬP CHƯƠNG 3

ĐẶC TÍNH VÀ THÔNG SỐ CỦA JFET

BÀI TẬP 3.1

Cho JFET có điện áp thắt (Pinch-off voltage) là 5V Khi áp V GS = 0 thì áp V DS có giá trị

bao nhiêu tại lúc dòng thoát bắt đầu đạt giá trị không đổi

Cho JFET kinh p có V GS(Off) = 6 V Dòng I D có

giá trị bao nhiêu khi áp V GS = 8 V

BÀI TẬP 3.5

Cho JFET trong hình H3.50 có V GS(Off) = 4 V

Giả sử gia tăng áp nguồn cung cấp V DD từ giá trị 0

cho đến khi số chỉ của Ampere kế đạt giá trị xác

lập Tại lúc này số chỉ của Volt kế là bao nhiêu ?

b./ Vẽ đặc tuyến chuyển theo các giá trị tìm được

c./ Xác định giá trị V GS tạo được dòng I D = 2,25 mA

ĐÁP SỐ: c./ 2,63 V

BÀI TẬP 3.7

Cho JFET có gmo  3200 S  Xác định giá trị gm tại V GS = 4 V và V GS(Off) = 8 V

BÀI TẬP 3.8

Xác định hệ số điện dẫn thuận của JFET phân cực tại V GS = 2 V Từ dữ liệu cho trong tài

liệu kỹ thuật ta có V GS(Off) = 7 V ; và gm  2000 S  tại V GS = 0V suy ra tổng dẫn thuận

Tìm điện trở RS của mạch tự phân

cực JFET để tạo được áp V GS = 3 V khi

ID = 2,5 mA

BÀI TẬP 3.14

Cho JFET có các thông số được áp

VGS(Off) = 6 V khi I DSS = 20 mA

a./ Xác định dòng I D khi V GS = 0 V

b./ Xác định dòng ID khi VGS = VGS(Off)

c./ Nếu V GS gia tăng từ 4V đến 1V, thì I D

tăng hay giảm ?

Xác định điểm phân cực tại vị trí giữa cho

JFET với IDSS = 14 mA và VGS(Off) = 10 V Biết nguồn

làm việc Q của JFET

kinh n cho trong hình

Cho thông số kỹ thuật của D-MOSFET gồm: V GS(Off) = 5V, I DSS = 8mA

a./ Linh kiện thuộc loại kinh n hay kinh p

b./ Định dòng I D theo giá trị V GS trong phạm vi từ 5V đến +5V,cho mỗi

khoảng thay đổi tương ứng 1 V

c./ Vẽ đặc tuyến chuyển của linh kiện theo số liệu tìm được trong câu b

Mỗi E-MOSFET trong hình H3.59

có áp V GS(th) là +5V hay 5V, tùy thuộc

linh kiện kinh n hay kinh p

Xác định trạng thái của mỗi linh

kiện (ở trạng thái dẫn hay ngưng dẫn)

HÌNH H3.57

HÌNH H3.58

HÌNH H3.59

CHƯƠNG 04

  THYRISTOR  VÀ  CÁC  LINH  KIỆN  KHÁC  

4.1 LINH KIỆN 4 LỚP BÁN DẪN CƠ BẢN:

Thyristor cơ bản là linh kiện gồm 4 lớp bán dẫn với hai đầu ra, anod và cathod Cấu trúc của linh kiện gồm 4 lớp bán dẫn p và n xếp liên tiếp theo thứ tự pnpn Linh kiện có tác động như một khóa điện và duy trì trạng thái nghỉ (OFF) cho đến khi đạt được một mức áp phân cực thuận tương thích nào đó sẽ chuyển sang trạng thái dẫn (ON). Tính dẫn của linh kiện sẽ duy trì liên tục cho đến khi dòng qua linh kiện giảm thấp hơn một mức giá trị định

trước Thyristor cơ bản này còn được gọi là SUS (Silicon Unilateral Switch), Shockley diode hay diode 4 lớp Trong đề mục này chúng ta sẽ khảo sát các vấnđề sau:

Trình bày cấu trúc và nguyên lý hoạt động của diode 4 lớp pnpn

Ký hiệu tương đồng cho diode 4 lớp

Điện áp bẻ gảy phân cực thuận (forward breakdown voltage)

Dòng duy trì (holding current)

Dòng ngắt (switching current)

Khảo sát một số các ứng dụng

Cấu tạo nguyên lý và ký hiệu của diode 4 lớp hay SUS

trinh bày trong hình H4.1 Cấu trúc 4 lớp bán dẫn được

thay bằng mạch tương đương dùng 2 transistor npn và

pnp trình bày trong hình H4.2a

Ba lớp bán dẫn pnp tạo thành

transistor Q 1 và ba lớp bán dẫn npn phía dưới tạo thành transistor Q 2, hai lớp bản dẫn ở giữa chia xẻ với nhau để tạo thành các transistor nói trên

Mối nối phát nền của Q 1 là mối nối pn thứ nhứt, mối nối nền

phát của Q 2 là mối nối pn thứ ba Mối nối nền thu của cả 2 transistor là mối nối pn thứ hai trong cấu trúc

Khi cấp áp dương giữa anod và cathod của linh kiện, xem hình H4.2b, các mối nối nền phát của các transistor Q1 và Q2 (các mối nối pn thứ 1 và thứ 3 trong linh kiện) phân cực thuận,

trong khi mối nối nền thu (mối nối pn thứ 2) phân cực nghịch Như vậy, các transistor trong mạch tương đương đang hoạt động trong vùng tuyến tính

Dòng điện qua mạch tương đương trình bày trong hình H4.3 Tại mức phân cực thấp dòng

anod có giá trị thấp, linh kiện đang trong trạng thái nghỉ trong chế độ phân cực thuận (vùng ngưng dẫn phân cực thuận – forward blocking region)

a Cấu tạo SUS b Ký hiệu SUS HÌNH H4.1

HÌNH H4.2: Mạch tươngđương của SUS dùng 2 transistor

4.1.1 ÁP BẺ GẢY LÚC PHÂN CỰC THUẬN (FORWARD-BREAKOVER VOLTAGE):

Hoạt động của diode 4 lớp không bình thường tại lúc phân cực thuận, linh kiện có thể

tác động tương tự như khóa điện Trong vùng được gọi là vùng ngưng dẫn phân cực thuận

linh kiện có điện trở thuận rất lớn (một cách lý tưởng xem như tiến đến vô cùng) và linh kiện xem tương đương như khóa điện ở trạng thái hở mạch Vùng ngưng dẫn phân cực thuận tồn

tại trong phạm vi từ V AK = 0 V cho đến giá trị V AK = V BRF (áp bẻ gảy trạng thái phân cực thuận)

Trạng thái này được trình bày trong đặc tuyến Volt Ampere hình H4.4 Khi linh kiện hoạt động tại

trạng thái ON, linh kiện tác động như khóa điện đang kín mạch Trong trạng thái này nếu dòng qua anod giảm thấp đến mức nhỏ hơn giá trị I H linh kiện chuyển sang trạng thái OFF (ngưng dẫn) Dòng I H được gọi là dòng duy trì (Holding Current)

DÒNG DUY TRÌ (HOLDING CURRENT):

Dòng duy trì là giá trị nhỏ nhất của dòng anod qua linh kiện lúc linh kiện ở trạng thái dẫn phân cực thuận. Tại điểm làm việc ứng với dòng duy trì, linh kiện vẫn có khả năng duy trì được trạng thái dẫn cho linh kiện

Xác định dòng anod qua SUS trong hình H4.5 khi linh

kiện đang trong trạng thái dẫn Biết áp V BR(F) = 100 V, giả sử

các transistor trong mạch tương đương của SUS có các

Vùng ngưng dẫn lúc phân cực thuận.

HÌNH H4.5

4.1.2 ĐẶC TÍNH KỸ THUẬT CỦA SUS :

HÌNH H4.6: ĐẶC TÍNH KỸ THUẬT CỦA CÁC SUS

Trong hình H4.6 trình bày đặc tính kỹ thuật, các thông số của họ SUS: 2N4987, 2N4988, 2N4989, 2N4990

Trong hình H4.7 trình bày sơ đồ mạch tương đương và ký hiệu của họ SUS cho trong hình H4.6

Linh kiện SUS thường dùng trong các

mạch tạo xung, mạch kích SCR, làm cảm biến bảo vệ sự cố quá áp

4.2.SCR (SILICON-CONTROLLED RECTIFIER):

Tương tự như diode 4 lớp, SCR có hai trạng

thái hoạt động.Tại trạng thái ngưng dẫn (OFF) linh

kiện tác động một cách lý tưởng như mạch hở giữa

anod và cathod, do tổng trở nội giữa các cực nêu trên

có giá trị vô cùng lớn.Tại trạng thái dẫn (ON) linh kiện

tác động như mạch điện kín giữa anod và cathod, lúc

này tổng trở nội (phân cực thuận) có giá trị rất thấp

SCR được sử dụng nhiều trong các ứng

dụng: điều khiển động cơ, mạch định thì, điều khiển

nhiệt, điều khiển pha , điều khiển relay Trong đề mục này chúng ta khảo sát:

 Cấu trúc cơ bàn và nguyên tắc hoạt động của SCR

 Ký hiệu và mạch tương đương

 Giải thích các đặc tuyến và trình bày các thông số của SCR

 Định nghĩa force commutation

SCR là linh kiện tạo thành từ 4 lớp bán dẫn p, n ghép liên tiếp nhau và có 3 chân ra :

Anode (A) ; Cathod (K) ; Cổng (Gate – G) Cấu tạo nguyên lý và ký hiệu của SCR được trình bày

trong hình H4.8 Hình dạng thực của các loại SCR trình bày trong hình H4.9

HÌNH H4.7 : KÝ HIỆU, MẠCH TƯƠNG ĐƯƠNG CỦA SUS

HÌNH H4.8: CẤU TẠO VÀ KÝ HIỆU CỦA SCR

HÌNH H4.9: HÌNH DẠNG THỰC CỦA MỘT SỐ LOẠI SCR

4.2.1.MẠCH ĐIỆN TƯƠNG ĐƯƠNG VÀ NGUYÊN TẮC HOẠT ĐỘNG CỦA SCR:

Tương tự như trường hợp diode 4 lớp,

mạch tương đương của SCR cũng bao gồm

hai transistor npn và pnp liên kết lại với

nhau , xem hình H4.10 Ba lớp pnp phía trên có

tác dụng như transistor pnp Q 1 ; ba lớp bán

dẫn phía dưới npn có tác dụng tương tự như

transistor npn Q 2 ; hai lớp bán dẫn giữa được

chia xẻ chung cho cả hai transistor

4.2.1.1.TÁC ĐỘNG SCR DẪN (KÍCH KHỞI SCR):

Giả sử dòng cấp vào cực cổng bằng 0;

IG = 0; linh kiện tác động như diode 4 lớp,

lúc này ở trạng thái ngưng dẫn, xem hình

H4.11

Lúc áp ở anod SCR dương hơn áp tại cathod, cấp xung dương dòng điện vào cực cổng, cả hai transistor chuyển sang trạng thái dẫn. Quá trình thực hiện như trên được gọi

là kích khởi (trigger)

SCR Tác động kích khởi SCR được trình bày trong hình H.4.12

và được giải thích như sau:

 Khi cấp dòng vào cực cổng, tạo ra dòng

I B2 đến cực nền

transistor Q 2 chuyển transistor này sang trạng thái dẫn Như vậy dòng I C2 gia tăng

 Vì dòng cực thu I C2 của transistor Q 2 cũng chính là

dòng cực nền của transistor Q 1 Nên khi dòng I C2 hay I B1

tăng cũng làm transistor Q 1 chuyển sang trạng thái dẫn

 Khi Q 1 dẫn sẽ tạo ra dòng I C1, dòng cực thu I C1

chính là dòng nền I B2 Khi I C1 tăng sẽ làm cho transistor

Q2 dẫn mạnh hơn Xem hình H4.12

Dưới tác động tái sinh như vừa trình bày, Q 1 vàQ 2 sẽ

chuyển nhanh đến trạng thái dẫn bảo hòa Tóm lại linh

kiện sẽ chốt (latches) trạng thái dẫn ngay sau tác

động kích khở i Xem hình H4.13 Trong quá trình chốt

trạng thái dẫn tổng trở nội giữa anod và cathod của SCR

giảm giá trị xuống đến mức rất thấp

Chúng ta cần chú ý đến tính chất sau, tương tự

như diode 4 lớp SCR cũng có thể chuyển sang trạng

thái dẫn bằng cách gia tăng áp đặt ngang qua anod và

cathod cao hơn giá trị áp bẻ gảy V BR(F) tại lúc phân

cực thuận, mà không cần kích khởi tại cực cổng

HÌNH H4.10: MẠCH TƯƠNG ĐƯƠNG CỦA SCR

HÌNH H4.11: SCR NGƯNG DẪN HÌNH H4.12: KÍCH DẪN SCR

HÌNH H4.13: SCR CHỐT TRẠNG THÁI DẪN

Trong hình H4.14 trình bày đặc tính Volt Ampere khi điều chỉnh thay đổi dòng kích cổng I G Trong đặc tuyến này giá trị áp V BR(F) sẽ giảm khi tăng giá trị dòng kích cổng I G Như vậy, thay đổi dòng kích cổng sẽ điều khiển được giá trị áp V BR(F) để chuyển SCR sang trạng thái dẫn

Măc dù áp giữa anod và cathod vượt cao hơn giá trị áp V BR(F) nhưng không làm hư hỏng linh kiện nếu dòng qua linh kiện được giới hạn Đây là trạng thái cần chú ý và chỉ nên tác động kích khởi SCR bằng dòng xung vào cực cổng

4.2.1.2.TÁC ĐỘNG SCR NGƯNG DẪN (TẮT SCR):

Sau khi xung kích khởi đạt giá trị 0 và áp tại cực cổng là 0 V, SCR có thể ngưng dẫn khi hoạt động trong vùng dẫn phân cực thuận Dòng anod qua linh kiện phải giảm thấp hơn giá trị

của dòng duy trì I H để có thể đạt được trạng thái SCR ngưng dẫn hay tắt SCR

Có hai phương pháp cơ bản dùng tắt SCR:

Ngắt dòng anod

Nghịch lưu cưởng bức

Với phương pháp ngắt dòng anod,

chúng ta có thể lắp nối tiếp hay song song

khóa điện tác động kéo dài trong khoảng

thời gian ngắn như trong hình H4.15

Trong hình H4.15 a, tác động của

khóa điện nối tiếp làm mất dòng anod qua

linh kiện để dòng anod giảm xuống đến giá

trị 0 (thấp hơn giá trị dòng duy trì) SCR sẽ tự

động tắt

Trong hình H4.15 b, tác động của

khóa điện đấu song song với SCR làm dẫn

hầu hết dòng qua tải đi qua khóa, làm giảm

nhanh dòng anod đến giá trị 0 (thấp hơn giá

trị dòng duy trì) SCR cũng sẽ tự động tắt

Phương pháp nghịch lưu cưỡng bức cơ bản cần tạo dòng qua SCR ngược hướng với dòng dẫn thuận trong thời gian ngắn để làm dòng điện thuận giảm thấp hơn dòng duy trì

Mạch điện thực hiện nghịch lưu cưỡng bức để tắt SCR trình bày trong hình H4.16

HÌNH H4.14: Đặc tính Volt Ampere của SCR khithay đổi dòng kích khởi IG vào cực cổng

HÌNH H4.15: Phương pháp ngắt dòng anod để tắt SCR

Mạch nghịch lưu cưởng bức cơ bản gồm một khóa điện (khóa điện là transistor hoạt động

theo chế độ đóng ngắt) nối tiếp với nguồn áp DC

(pin hay accu) Toàn bộ mạch điện nêu trên đấu

song song với SCR, xem hình H4.16

Khi SCR đang dẫn khóa điện ở trạng thái

hở mạch, hình H4.16a

Để tắt SCR (làm SCR ngưng đẫn), đóng khóa K đặt nguồn áp song song với SCR hình thành dòng ngược qua linh kiện, hình H4.16b

Với phương pháp này thời gian tắt (turn-ogg

times) SCR khoảng vài micro giây đến 30 µs 4.2.2.ĐẶC TÍNH VÀ CÁC THÔNG SỐ CỦA SCR:

Các đặc tính và thông số định mức của SCR được định nghĩa như sau, trong đó dùng đặc tính Volt Ampere trong hình H4.14 tham chiếu

ÁP BẺ GẢY PHÂN CỰC THUẬN (VBR(F))

V BR(F) là điện áp tại vị trí SCR bắt đầu chuyển sang vùng dẫn phân cực thuận

Giá trị V BR(F) cực đại khi dòng kích cổng I G = 0 và được ký hiệu là V BR(F0)

Khi dòng I G gia tăng áp V BR(F) giảm tương ứng Ta ký hiệu V BR(F1) ; V BR(F2) tương ứng với I G1 ; I G2

DÒNG DUY TRÌ I H (HOLDING CURRENT)

I H là giá trị dòng anod thấp nhất cho phép SCR bắt đầu chuyển hoạt động từ vùng dẫn

phân cực thuận sang vùng ngưng dẫn phân cực thuận

Dòng duy trì sẽ giảm thấp giá trị khi tăng dòng kích cổng I G

Dòng duy trì đạt giá trị cao nhất lúc dòng I G = 0

DÒNG KÍCH CỔNG I GT (GATE TRIGGER CURRENT)

I GT là giá trị dòng kích cổng cần thiết để SCR chuyển hoạt động từ vùng ngưng dẫn phân

cực thuận sang vùng dẫn phân cực thuận dưới các điều kiện tương ứng định trước

I F(avg) là giá trị tối đa của dòng anod liên tục qua SCR (dòng DC qua SCR) để linh kiện duy

trì trạng thái dẫn dưới các điều kiện tương ứng định trước

VÙNG DẪN THUẬN (FORWARD – CONDUCTION REGION)

Đây là vùng trên đặc tuyến Volt Ampere có quan hệ đến trạng thái dẫn của SCR, trong

vùng này dòng thuận đi từ anod đến cathod thông qua tổng trở có giá trị rất bé

VÙNG NGƯNG DẪN THUẬN VÀ VÙNG NGƯNG DẪN NGHỊCH

(FORWARD – BLOCKING REGION; REVERSE – BLOCKING REGION )

Đây là các vùng trên đặc tuyến Volt Ampere có quan hệ đến trạng thái ngưng dẫn của

SCR, trong vùng này dòng thuận đi từ anod đến cathod bị cản trở thông qua tổng trở có giá trị vô

cùng lớn, tương đương trạng thái mạch hở

ÁP BẺ GẢY TRẠNG THÁI PHÂN CỰC NGHỊCH (REVERSE – BREAKDOWN VOLTAGE)

Đây là giá trị áp đặc biệt xác định giữa cathod và anod khi SCR phân cực nghịch, tại vị trí

này linh kiện tạo ra hiện tượng thác và bắt đầu dẫn rất mạch (tương tự như trường hợp diode)

HÌNH H4.16: Tắt SCR bẳng nghịch lưu cưởng bức

4.2.3 MỘT SỐ CÁC ỨNG DỤNG CỦA SCR:

SCR được sử dụng rộng rãi trong lãnh vực điện tử công suất dùng điều khiển công suất, các ứng dụng đóng ngắt mạch ( khí cụ điện bán dẫn) Một số các áp dụng cơ bản được mô tả trong chương này bao gồm:

Điều khiển dòng qua tải

Điều khiển công suất mạch chỉnh lưu bán kỳ

Điều khiển pha

Áp dụng trong hệ thống đèn khẩn cấp khi mất nguồn lưới chính

Giả sử ban đầu SCR ở trạng thái ngưng dẫn,

tác động đóng kín mạch trong khoàng thời gian ngắn

bằng khóa SW1 để tạo dòng xung vào cực cổng ; tác

động kích cổng làm SCR dẫn cấp dòng qua tải R L

Khi SCR đã dẫn, dù cho khóa SW1 ở trạng

thái hở SCR tiếp tục duy trì trạng thái dẫn nếu dòng

qua tải có giá trị lớn hơn dòng duy trì I H

Sau khi SCR đã chuyển sang trạng thái dẫn

và khóa SW1 đang ở trạng thái hở, nếu khóa SW2 được đóng kín mạch trong khoảng thời gian

ngắntạo thành dòng rẽ nhánh song song song với dòng anod qua SCR Như vậy, dòng anod qua

SCR sẽ giảm thấp dưới giá trị dòng duy trì I H , SCR chuyển sang trạng thái ngưng dẫn ngắt dòng qua tải R L

Giá trị dòng anod qua SCR lớn hơn dòng duy trì I H = 20 mA nên SCR duy trì trạng thái

dẫn sau khi được kích dẫn bằng cách cấp dòng vào cực cổng

HÌNH H4.17

HÌNH H4.18