BÁO CÁO CUỐI KỲ ĐỒ ÁN CHUYÊN NGÀNH ĐIỆN TỬ MẠCH ỔN ÁP BOOST & ỨNG DỤNG

DANH SÁCH TỪ VIẾT TẮTLVDS Tín hiệu vi sai điện áp thấp Low Voltage Differential Signal TX Khối truyền Transmitter USB Cổng kết nối cáp tiêu chuẩn cho máy tính cá nhân và những thiết bị đ

ĐẠI HỌC ĐÀ NẴNG TRƯỜNG ĐẠI HỌC BÁCH KHOA KHOA ĐIỆN TỬ - VIỄN THÔNG

LỜI CẢM ƠN

Lời đầu tiên chúng em xin gửi lời cảm ơn chân thành đến các thầy, côtrong Khoa Điện Tử-Viễn Thông; các thầy, cô trong Trường Đại Học BáchKhoa, Đại học Đà Nẵng đã nhiệt tình giảng dạy, chỉ dẫn và tạo mọi điều kiệngiúp đỡ chúng em trong quá trình học tập và làm đồ án tốt nghiệp Đặc biệtchúng em xin gửi lời tri ân và biết ơn sâu sắc đến thầy Võ Tuấn Minh đã tận tìnhgiúp đỡ, trực tiếp chỉ bảo, hướng dẫn chúng em trong suốt quá trình làm đồ án tốtnghiệp Trong thời gian được thầy hướng dẫn, chúng em không ngừng tiếp thuthêm nhiều kiến thức bổ ích mà còn học được tinh thần làm việc cũng như thái

độ nghiên cứu đề tài nghiêm túc, hiệu quả, đây là những điều cần thiết cho chúng

em trong quá tình học tập và công tác sau này

Tiếp theo nhóm em xin gửi lời cảm ơn chân thành đến các anh, chị trongcông ty TNHH SYNOPSYS Việt Nam, đặc biệt là anh Nguyễn Phan DuyNguyên Với sự chỉ bảo tận tình của các anh chị trong công ty, trong quá trìnhthực tập, nhóm em đã tích lũy được rất nhiều kinh nghiệm thực tế và kiến thứcchuyên ngành trong môi trường làm việc chuyên nghiệp Quan trọng hơn là rènluyện được ý thức, tác phong, đạo đức và tính kỹ luật, những điều này rất có íchcho bản thân chúng em trong khoảng thời gian sắp tới sau khi tốt nghiệp để trởthành một kỹ sư thực thụ

Đề tài nghiên cứu được thực hiện dựa trên các kiến thức được học ởtrường, các kiến thức thực tế được thầy cô, các anh chị trong công ty chỉ dẫn và

tự tìm hiểu học hỏi qua các trang thông tin mạng Do khả năng bản thân cònnhiều hạn chế nên không tránh khỏi những thiếu sót trong quá trình thực hiệnnghiên cứu kính mong sự đóng góp ý kiến thêm của Thầy Cô để đề tài của nhóm

em được hoàn chỉnh hơn

Em xin chân thành cảm ơn

Đà Nẵng, ngày 24 tháng 2 năm 2022

Sinh viên thực hiện

LỜI CAM ĐOAN

Tôi xin cam đoan đồ án tốt nghiệp “Mạch truyền tín hiệu vi sai điện áp thấp sửdụng công nghệ FinFET” là công trình nghiên cứu của tôi Những phần sử dụngtài liệu tham khảo trong đồ án đã được nêu rõ trong phần tài liệu tham khảo Các

số liệu, hình ảnh, thông tin trong đồ án đều trung thực do tôi tìm hiểu, tham khảo

từ nhiều nguồn tư liệu và tài liệu công ty cung cấp Đồ án này không sao chépcác đồ án đã có từ trước Nếu phát hiện có bất kỳ sự gian lận nào tôi xin hoàntoàn chịu trách nhiệm và chịu mọi kỷ luật nhà trường đề ra

Đà Nẵng, ngày 24 tháng 2 năm 2022

Sinh viên thực hiện

DANH SÁCH TỪ VIẾT TẮT

LVDS Tín hiệu vi sai điện áp thấp (Low Voltage Differential Signal)

TX Khối truyền (Transmitter)

USB Cổng kết nối cáp tiêu chuẩn cho máy tính cá nhân và những

thiết bị điện tử tiêu dùng (Universal Serial Bus)CAN Chuẩn bus ổn định dùng cho các phương tiện giao thông

(Controller Area network)SNR Tỉ số tín hiệu trên nhiễu (Signal/Noise Ratio)

DRC Kiểm tra luật thiết kế (Design Rule Check)

LVS Kiểm tra sai lệch giữa thiết kế vật lý và thiết kế nguyên lý

(Layout vs Schematic)MOSFET Transitor hiệu ứng trường (Metal-Oxide Semiconductor Field-

Effect Transistor)FinFET Transistor hiệu ứng trường vây (Fin Field-Effect Transistor)NMOS Transitor hiệu ứng trường loại N

PMOS Transitor hiệu ứng trường loại P

CMOS Công nghệ chế tạo mạch tích hợp, gồm các PMOS và NMOS

(Complementary Metal-Oxide-Semiconductor)STI Cách ly rãnh nông (Shallow trench isolation)

DCD Chênh lệch chu kì xung (Duty Cycle Distortion)

tpHL Thời gian trễ sườn xuống (Propagation Delay time High to

Low)tpLH Thời gian trễ sườn lên (Propagation Delay time Low to High)trise Thời gian sườn lên (Rising Time)

tfall Thời gian sườn xuống (Falling Time)

CHƯƠNG 1: TỔNG QUAN ĐỀ TÀI

1.1 Giới thiệu chương

1.2 Tính cấp thiết của đề tài

Ngày nay, công nghệ đang phát triển nhanh đòi hỏi những đổi mới tiên tiến để đáp ứngcho các ứng dụng có yêu cầu tiêu thụ điện năng thấp và khả năng chống nhiễu cao chotốc độ dữ liệu cao Các ứng dụng như trung tâm dữ liệu siêu quy mô, 5G và ứng dụnghọc máy nhằm tổ chức, chuẩn bị và truyền tải lượng lớn thông tin Theo cách này, điềuquan trọng là phải thiết kế một mạch tích hợp để có thể thực hiện giao tiếp băng thôngcao giữa các chip trên cùng 1 bảng mạch Đề tài này nhằm mục đích thiết kế bộ phát(TX) vì nó đóng vai trò quan trọng trong việc truyền tín hiệu

1.3 Các giải pháp hiện có trên thị trường

Trong các mạch tương tự hoặc mạch kỹ thuật số, có 2 phương pháp truyền thông tin cơbản là: tín hiệu đơn cuối (single-ended signalling) và tín hiệu vi sai (differentialsignalling)

Tín hiệu đơn cuối:

- Cấu trúc liên kết single-ended có ưu điểm là cấu trúc đơn giản: một dây mang điện ápthay đổi đại diện cho tín hiệu, trong khi dây còn lại được nối với điện áp chuẩn,thường là nối đất

- Tín hiệu single - ended phải duy trì điện áp tương đối cao để đảm bảo tỷ lệ tín hiệutrên nhiễu (SNR) thích hợp Điện áp giao diện phổ biến là 3,3V và 5V

- Tín hiệu single-ended ít tốn kém hơn để thực hiện so với vi sai, nhưng nó thiếu khảnăng loại bỏ nhiễu gây ra do: sự khác biệt về mức điện áp đất giữa các mạch truyền vànhận Cần ít dây hơn để truyền nhiều tín hiệu Nếu có n tín hiệu, thì có n + 1 dây, mộtdây cho mỗi tín hiệu và một dây nối đất

- Tín hiệu single-ended được sử dụng rộng rãi và có thể được nhìn thấy trong nhiềutiêu chuẩn truyền phổ biến, bao gồm: giao tiếp nối tiếp RS-232 , I²C, …

Tín hiệu vi sai:

- Là một phương pháp truyền thông tin sử dụng hai đường bổ sung để truyền một tínhiệu (hai tín hiệu được tạo ra có cực tính trái ngược nhau, và sau đó truyền dữ liệutham chiếu hai tín hiệu với nhau)

- Nó cho phép truyền thông tin với điện áp thấp hơn, SNR tốt, cải thiện khả năng miễnnhiễm với nhiễu do cấu trúc của nó và tốc độ dữ liệu cao hơn

- Mặt khác, số lượng dây dẫn tăng lên ( Nếu có n tín hiệu thì sẽ sử dụng ít nhất 2ndây) và hệ thống sẽ cần máy phát và máy thu chuyên biệt thay vì các IC kỹ thuật sốtiêu chuẩn

- Ngày nay, tín hiệu vi sai là một phần của nhiều tiêu chuẩn, bao gồm LVDS, USB,CAN, RS-485 và Ethernet

1.4 Đề xuất sơ bộ

1.4.1 Giải pháp

Nhận thấy khắc phục nhiễu khi truyền tín hiệu đơn dây rất quan trọng, nhóm quyếtđịnh thực hiện đề tài thiết kế mạch truyền tín hiệu vi sai điện áp thấp sử dụng côngnghệ FinFET (LVDS) LVDS là giao thức truyền tín hiệu tốc độ cao, khoảng cách xa,được sử dụng nhiều trong truyền tin nối tiếp Tín hiệu được truyền đi qua 2 dây và lệchpha nhau 180 độ Kiểu truyền này giúp giảm thiểu nhiễu vì nếu nhiễu đánh vào 2 dâytín hiệu, máy thu sẽ dễ dàng loại bỏ nhiễu vì máy thu chỉ quan tâm tới sự chênh lệchđiện áp giữa 2 dây

Mạch truyền tín hiệu LVDS sẽ có sơ đồ tổng quát như Hình 1.1:

Hình 1.1 Sơ đồ tổng quát mạch truyền LVDSKhối Level Shifter làm nhiệm vụ khuếch đại biên độ của tín hiệu đầu vào Khối Biaslàm nhiệm vụ tạo ra dòng điện phân cực cho các khối Opamp và Output Driver KhốiOpamp có nhiệm vụ giữ cho điện áp Common mode bằng với điện áp Vref đặt vào.Khối Output Driver sẽ tạo ra cặp tín hiệu vi sai để truyền đi

1.4.2 Quy trình thiết kế

Quy trình thiết kế đầy đủ của các khối được tiến hành theo trình tự như Hình 1.2:

Hình 1.2 Quy trình thiết kếPhần đầu tiên trong quy trình thiết kế là thiết kế mạch nguyên lý và tính toán kích cỡban đầu của các MOSFET cũng như giá trị các linh kiện trong mạch Sau đó tiến hành

mô phỏng những chức năng cơ bản để kiểm tra các chức năng đó có hoạt động đúnghay không và sử dụng thiết kế đó để phác thảo vị trí đặt linh kiện Đồng thời tiến hành

mô phỏng với Pre-layout netlist để kiểm tra kỹ các thông số đặt ra Nếu chưa đạt đượcyêu cầu sẽ tiếp tục tính toán, điều chỉnh thông số của mạch cho đến khi đạt yêu cầu sẽ

sử dụng sơ đồ mạch hoàn chỉnh để tiến hành thiết kế vật lý Sau khi thiết kế vật lý chomạch xong thì sẽ sử dụng Post-layout netlist để mô phỏng lại và kiểm tra lại các thông

số của mạch Nếu không đạt thì phải điều chỉnh lại mạch nguyên lý và thiết kế vật lýcủa mạch, nếu đã đạt yêu cầu đề ra thì sẽ tiến hành hoàn thiện sản phẩm

1.4.3 Dự kiến kết quả

Mạch truyền tín hiệu vi sai điện áp thấp sử dụng công nghệ FinFET sau khi thiết kếphải thỏa mãn được các yêu cầu đầu ra được đề cập trong bảng sau:

Điện áp ra mức thấp - - 1.475 V

1.5 Phương pháp đánh giá

Mạch thiết kế sẽ được đánh giá dựa trên các phương pháp sau:

- DC Operating Point: Phương pháp này được sử dụng để xác định vùng làm việc củacác MOSFET và các giá trị như dòng Id, điện áp Vgs, Vds, Vth, Vdsat,

- DC Analysis: Phương pháp này được sử dụng để xác định điểm làm việc tĩnh củamạch Phân tích các đặc tuyến I-V qua biểu đồ waveform

- Transient Analysis: Phương pháp này được sử dụng để tính toán phản ứng của mạchtrong một khoảng thời gian xác định Thường để xác định các đại lượng trung bình,thời gian trễ, thời gian khởi động, công suất tiêu thụ,

- Design Rule Checking (DRC): Phương pháp này được sử dụng để xác minh xem mộtthiết kế cụ thể có đáp ứng các ràng buộc do quy trình công nghệ áp dụng để sản xuấtnhư kích thước, chiều rộng tối thiểu, khoảng cách tối thiểu, diện tích tối thiểu haykhông Kiểm tra DRC đảm bảo thiết kế đáp ứng các yêu cầu của nhà sản xuất chip và

sẽ không dẫn đến lỗi chip

- Layout Versus Schematic (LVS): Phương pháp này được sử dụng để kiểm tra so sánhcác thiết bị, đường dây tín hiệu bên Layout có khớp với sơ đồ nguyên lý do bên Circuitcung cấp hay không

1.6 Kết luận chương

CHƯƠNG 2: CƠ SỞ LÝ THUYẾT2.1 Giới thiệu chương

2.2 Lý thuyết cơ bản về bán dẫn và CMOS

2.2.1 Các khái niệm cơ bản của bán dẫn

2.2.1.1 Pha tạp bán dẫn

Pha tạp là quá trình thêm một lượng tạp chất rất nhỏ và được kiểm soát tốt vào mộtchất bán dẫn Pha tạp cho phép kiểm soát điện trở suất và các đặc tính khác trên mộtloạt các giá trị

Silic ở trạng thái mạng tinh thể không dẫn điện hoặc dẫn điện yếu do ít các hạt tải điện

2.2.1.2 Độ linh động hạt tải điện

Độ linh động của hạt tải điện đặc trưng cho việc hạt tải điện có thể di chuyển nhanhnhư thế nào trong kim loại hoặc chất bán dẫn khi bị kéo bởi điện trường

Độ linh động của hạt tải điện nói chung là cả độ linh động của electron và lỗ trống

Độ linh động của electron lớn hơn độ linh động của lỗ trống

Độ linh động của sóng mang được xác định bằng phương trình:

v d=μEE

Trong đó:

E là độ lớn của điện trường tác dụng lên vật liệu

v dlà độ lớn vận tốc trôi của electron

μ là độ linh động của electron

Thông thường, vận tốc trôi của điện tử trong vật liệu tỷ lệ thuận với điện trường, cónghĩa là độ linh động của điện tử là một hằng số (không phụ thuộc vào điện trường).Tuy nhiên sẽ không đúng khi điện trường rất lớn, độ linh động phụ thuộc vào điệntrường.

Các giá trị linh động thường được trình bày dưới dạng bảng hoặc biểu đồ Tính chuyểnđộng cũng khác nhau đối với các điện tử và lỗ trống trong mỗi vật liệu

2.2.1.3 Dòng điện trong bán dẫn

Dòng điện tích qua vật liệu bán dẫn có hai dạng là trôi và khuếch tán

Dòng điện thực chạy qua vật liệu bán dẫn có hai thành phần là dòng điện trôi và dòngđiện khuếch tán

Dòng điện trôi: được định nghĩa là dòng điện chạy qua do chuyển động của các hạt tảiđiện dưới tác dụng của điện trường ngoài

Dòng khuếch tán: các hạt mang điện tích có xu hướng di chuyển từ vùng có nồng độcao hơn đến vùng có nồng độ thấp hơn của các hạt mang điện tích cùng loại

Hình 2.1 Dòng trôi và dòng khuếch tán

2.2.1.4 Tiếp giáp P-N

Khi đặt hai loại bán dẫn loại P và bán dẫn loại N tiếp xúc với nhau, sẽ hình thành nêntiếp giáp PN tại mặt giao nhau

âm gần lớp tiếp giáp

- Tại gần đường tiếp giáp, hình thành nên vùng nghèo, nơi chỉ có ion âm và dương,thiếu các hạt mang điện tự do

Hình 2.3 Tiếp giáp P-N trong vùng không phân cực

- Điện trường được tạo trong vùng nghèo do ion dương và âm, chống lại quá trìnhkhuếch tán của electron.

- Electron vẫn tiếp tục khuếch tán qua loại P, hiện tượng khuếch tán sẽ dừng lại khi cómột dòng trôi, do lực kéo của điện trường, chống lại sự khuếch tán của electron Tạitrạng thái cân bằng, dòng khuếch tán bằng dòng trôi

đi qua khó khan

Hình 2.5 Tiếp giáp P-N phân cực ngược

- Khi tăng điện áp ngoài lên càng lớn, làm cho độ rộng vùng nghèo tăng lên, rào thếcàng lớn Ngăn dòng khuếch tán, làm không xuất hiện dòng điện

Dòng điện trong bán dẫn ở vùng phân cực ngược:

Hình 2.6 Biểu đồ dòng điện trong bán dẫn theo điện áp

2.2.2 CMOS cơ bản

2.2.2.1 Đặc điểm của tụ MOS

Điểm quan trọng của MOSFET là cấu trúc tụ điện MOS được mô tả trong Hình 2.7:

Hình 2.7 Cấu trúc tụ MOS trên đế loại p

Tụ điện MOS được sử dụng để tạo ra điện tích góp phần hình thành tiến trình kênh ởmặt phân cách giữa chất bán dẫn và oxit

Một vật liệu có điện trở suất thấp, như nhôm hoặc poly-silicon pha tạp nhiều được sửdụng để tạo thành điện cực trên cùng của tụ điện MOS Điện cực đầu tiên này của tụ

điện MOS được gọi là cổng (G) và điện cực thứ hai của tụ điện MOS là chất nền hoặcphần thân - vùng bán dẫn Điôxít silic được chọn để tạo ra một lớp cách điện mỏngcách ly cổng khỏi chất nền hoặc thân vì nó là chất cách điện ổn định, chất lượng cao,

dễ dàng hình thành bằng quá trình oxy hóa nhiệt của chất nền silicon Khả năng hìnhthành chất cách điện chất lượng cao ổn định này là một trong những lý do cơ bảnkhiến silicon là vật liệu bán dẫn chiếm ưu thế hiện nay Vùng bán dẫn có thể là loại nhoặc p

Chất bán dẫn tạo thành điện cực dưới cùng của tụ điện thường có điện trở suất đáng kể

và nguồn cung cấp lỗ trống và điện tử hạn chế Bởi vì chất bán dẫn do đó có thể bị cạnkiệt các hạt tải điện, điện dung của cấu trúc này là một hàm phi tuyến của điện áp.2.2.2.2 Cấu trúc MOSFET

MOSFET gồm có 4 cực: cực G (gate), cực S (Source), cực B (body), và cực D (Drain).Nếu dựa vào cấu tạo thì S & D có cầu tạo giống nhau và đối xứng nhau, chỉ phân biệtđược khi có một nguồn điện áp cấp vào Thông thường, cực đế được nối với cựcnguồn, còn cực máng được nối với nguồn điện áp dương Đối với MOSFET kênh p,cực máng được nối với nguồn điện áp âm

Hình 2.8 Cấu trúc của NMOS và ký hiệu

Các thông số quan trọng của MOSFET:

L đại diện cho chiều dài kênh, được đo theo hướng của dòng điện trong kênh

W là chiều rộng kênh, được đo vuông góc với hướng của dòng điện

Tox: Độ dày của lớp oxit

Các thông số kích thước nêu trên ảnh hưởng đến các tính chất về điện của mosfet, vàđược sử dụng trong thiết kế vi mạch

2.2.2.3 Nguyên lý hoạt động MOSFET

Khi 0 < VGS < VTN:

- Các lỗ trống ở vùng bán dẫn nằm dưới lớp oxit bị đẩy ra xa, để lại các ion nguyên tửnhận, hình thành vùng nghèo dưới lớp oxit

- Các vùng nghèo dưới lớp oxit và của các tiếp giáp hợp lại với nhau, làm cho không

2.2.2.4 Vùng hoạt động và đặc tuyến I-V

MOSFET có 3 vùng hoạt động phụ thuộc vào mối quan hệ giữa VGS và VDS:

Vùng ngắt:

- Vùng ngắt tương ứng với điện áp V GS<V th

- Khi đó, không có kênh nối liền cực máng và cực nguồn nên không có dòng chạy quaMOSFET

Hình 2.9 NMOS trong vùng ngắt

Vùng tuyến tính:

- Vùng tuyến tính tương ứng với V GS ≥V th và V DSnhỏ

- Khi đó, kênh được hình thành, nối liền cực nguồn và cực máng

- Điện áp dương V DS giữa cực D và S sẽ tạo dòng máng iD chạy qua kênh Do lớp ô-xítcách điện nên iG ≈ 0 Ngoài ra, các tiếp giáp B-S và B-D phân cực ngược nên iB ≈ 0

Do đó, iD = iS

Hình 2.10 NMOS trong vùng tuyến tính

- Kênh nối cực D và cực S được xem như một điện trở

- Khi V GS ≥V th và V DSnhỏ, MOSFET kênh n hoạt động trong vùng tuyến tính

Hình 2.11 Kênh nối S và D được xem như điện trở

- Khi điện áp V GS<V th, không có dòng chạy qua MOSFET do không có kênh

- Khi điện áp V GS ≥V th, kênh được hình thành và có dòng máng iD chạy qua kênh

- Nếu giữ điện áp V DSkhông đổi và tăng V GS, kênh sẽ càng giàu điện tử nên dòng máng

iD tăng

Hình 2.12 Sự thay đổi của Id theo Vgs

- Nếu giữ V GS không đổi và tăng điện áp V DS thì dòng iD tăng tuyến tính

- Độ dốc của đặc tuyến iD − vDS chính bằng nghịch đảo điện trở giữa cực máng vàcực nguồn Ron (bao gồm kênh): tanα= i D

Vùng bão hòa:

- Xét một điểm bất kỳ trên kênh cách cực nguồn một khoảng x

- Gọi L là độ dài của kênh; điện áp tại cực cửa và cực máng lần lượt là VG và VD

- Điện áp vx giữa một điểm trên kênh so với cực nguồn tăng dần về phía cực máng D

- Điện áp vGx giữa cực cửa và một điểm trên kênh giảm dần về phía cực máng D

Hình 2.15 Xét một điểm x bất kỳ trên kênh dẫn

Hình 2.16 Điện áp Vx tăng khi x càng gần D

Hình 2.17 Điện áp VGx giảm khi x càng gần D

- Do điện áp vGx giữa cực cửa và một điểm trên kênh giảm dần về phía cực máng D nên độ dày của kênh giảm dần về phía cực máng

- Điều kiện để tạo nên kênh: V Gx>V th

- Nếu giữ VGS không đổi và tăng vDS thì đến một giá trị điện áp VDS sao cho điện ápVGD bắt đầu nhỏ hơn điện áp ngưỡng thì kênh sẽ bị mất tại cực máng Hiện tượng nàyđược gọi là thắt kênh (pinch-off).

Hình 2.18 Hiện tượng thắt kênh tại cực D

- Điện áp vDS tại đó xảy ra thắt kênh tại cực máng được ký hiệu là V DSAT:

- Như vậy, khi điện áp V DS tăng điểm thắt kênh sẽ dịch chuyển dần về phía cực nguồn

- Điện áp giữa điểm thắt kênh bất kỳ và cực nguồn S là không đổi:

Hình 2.19 Khi Vds tăng, điểm thắt kênh dịch về phía cực nguồn

Đặc tuyến iD − vDS của MOSFET được phân thành 3 vùng:

Hiệu ứng lớp nền:

- Với v SB=0, MOSFET hoạt động như thể nó là một thiết bị ba đầu cuối Tuy nhiên,nhiều mạch, đặc biệt là trong các IC, trong đó phần lớn và nguồn của MOSFET phảiđược kết nối với các điện áp khác nhau để v SB ≠ 0 Khi v SB>0, chiều rộng suy giảm củatiếp giáp P-N giữa nguồn và chất nền tăng lên, điều này làm cho việc tạo kênh vớicùng một VGS trở nên khó khăn hơn và giảm độ sâu kênh một cách hiệu quả Hiệuứng cơ thể có tác động lớn đến điện áp ngưỡng và có thể được mô hình hóa bằng:

V TN=V¿+γ¿

Trong đó:

𝛾: tham số hiệu ứng lớp nền(√V)

2∅F: Tham số tiềm năng bề mặt (V)

Hình 2.21 Sự thay đổi diện tích vùng nghèo khi có hiệu ứng lớp nền

Điều chế độ dài kênh:

- Khi MOSFET đi vào vùng bão hòa V DS>V GS−V TN kênh bị chụm lại trước khi tiếp xúcvới cống

Hình 2.22 Điều chế độ dài kênh

- Chiều dài thực của kênh điện trở được cho bởi L = LM -ΔL Khi L Khi V DS tăng lên trên

V DSSAT, chiều dài của vùng kênh cạn kiệt L cũng tăng, và giá trị hiệu dụng của L giảm.Việc điều chế độ dài kênh có tác động đáng kể đến dòng tiêu mà dòng tiêu tăng khiVDS tăng Dòng xả bị ảnh hưởng bởi điều chế độ dài kênh có thể được mô hình hóa:

Dẫn truyền dưới ngưỡng:

- Trong mô hình MOSFET, định rằng dòng điện chạy từ nguồn để thoát ra chỉ khivGS> VTN, nhưng trên thực tế, việc hình thành kênh là một hiệu ứng dần dần, do đó,ngay cả khi vGS <VTN , có một lớp đảo ngược yếu được hình thành và một dòng rò rỉnhỏ chạy từ cống đến nguồn Tác động làm tăng đáng kể điện năng tiêu thụ

Hình 2.23 Sự dẫn dưới ngưỡng

2.3 FinFET

Kể từ khi định luật Moore do Gordon Moore đưa ra tiên đoán về tốc độ phát triển sốlượng thành phần bóng bán dẫn (transistor) trong các mạch tích hợp ngày càng nhanhhơn và rẻ hơn theo thời gian Sau hơn 50 năm kể từ khi định luật Moore được đưa ra,kích thước những transistor đã phát triển nhanh đến mức gần như chạm đến kích thướcgiới hạn vật lý

Trước đó, các transistor trong các bộ vi xử lý vẫn còn là những cấu trúc phẳng (planer)được tạo ra trên bề mặt của tấm silicon Mỗi transistor (FET – field-effect transistor)

có một cực source, một cực drain, một kênh dẫn (channel) nối cực source và cực drain,

và một cực gate nằm bên trên kênh dẫn để điều khiển dòng điện chạy qua kênh dẫn.Trong cấu trúc phẳng này, chỉ có cực gate và một lớp điện môi mỏng nằm giữa cựcgate và kênh dẫn là nằm bên trên tấm silicon

Hình 2.24 FinFET

Mãi cho đến 10 năm gần đây, các nhà sản xuất bắt đầu rời bỏ nền tảng công nghệtransistor phẳng Công nghệ transistor mới này, thường được gọi là FinFET, sẽ giảiquyết một trong những vấn đề chính khi thu nhỏ các con transistor truyền thống: dòng

rò (leakage current) Transistor càng nhỏ thì khả năng điều tiết của cực gate càng yếu

và dòng điện dễ dàng rò qua kênh dẫn ngay cả khi mà transistor phải ở trong trạng tháikhông dẫn điện Các nhà sản xuất đã thiết kế transistor mới với một kênh dẫn nhô lênkhỏi bề mặt tấm silicon giống như một cái vây cá (fin) và điều khiển kênh dẫn nàybằng một cực gate bao phủ 3 mặt của kênh dẫn thay vì chỉ một mặt như trong cáctransistor truyền thống Công nghệ transistor FinFET này cho phép các nhà sản xuấtchíp tiếp tục thu nhỏ các transistor để tăng tốc độ mà không bị rò rỉ năng lượng

2.4 Các hiệu ứng cơ bản trong thiết kế mạch vật lý CMOS

2.4.1 Định nghĩa

Layout là cách sắp xếp các phần của một tổng thể một cách hợp lý Trong điện tử,Layout là cách sắp xếp các linh kiện điện tử trên Board mạch và kết nối chúng vớinhau bằng các đường dây kim loại Trong thiết kế vi mạch, Layout là sắp xếp linh kiện

và vẽ ra các lớp mặt nạ đại diện cho các lớp trên vi mạch như Metal, Poly, …

Hình 2.25 Layout của cổng Inverter

2.4.2 Các vấn đề lưu ý trong Layout

Hoạt động của MOSFET chịu ảnh hưởng từ rất nhiều các tác nhân vật lý khác nhaunhư nhiệt độ, điện trường, độ dày lớp oxit, STI,… Vì vậy, người kĩ sư layout cần phảihạn chế các non-ideal factors để đảm bảo hoạt động ổn định cho mạch.

Hình 2.26 Các tụ kí sinh trong MOSFET

Không chỉ có các tụ kí sinh trong MOSFET, khi layout và chạy dây còn có thể sinh racác tụ kí sinh ngay trên đường Metal Điều này xảy ra khi chạy 2 dây song song hoặccắt ngang nhau và ở giữa là vật liệu cách điện Chính vì tính chất này mà khi đặt 2 dâydigital và analog gần nhau rất dễ xảy ra hiện tượng Coupling Để khác phục hiện tượngngày người ta thường hay sử dụng kĩ thuật shielding để ngăn cách giữa 2 bản dây

Hình 2.27 Tụ sinh ra trong quá trình đi dây

Ngoài ra ở phần cạnh của các cực tiếp giáp với lớp nền hoặc STI cũng sinh ra các tụ kísinh Các tụ này được gọi là tụ Side-wall

Hình 2.28 Tụ Side-wall

Để khắc phục tinh trạng tụ kí sinh, kĩ sư layout có thể sử dụng kĩ thuật multi fingertransistor Bằng cách chia MOSFET gốc thành nhiều phần và sử dụng chung cực Shoặc D rồi sau đó nối chung các Gate, chiều dài tổng thể của MOSFET sẽ giảm đi,cũng đồng nghĩa tụ kí sinh cũng sẽ giảm

Hình 2.30 Điện trở kí sinh trên dây và MOSFET

2.4.2.1.3 STI Dishing

Vì bản thân của lớp nền MOSFET cũng có điện trở và giữa các tiếp giáp lại có tụ kísinh cho nên khi một MOSFET xảy ra nhiễu, nó có thể làm ảnh hưởng tới cácMOSFET khác cũng đặt chung trên một tấm nền Để ngăn chặn hiện tượng này thì mộitrong các phương pháp đó là sử dụng STI STI (Shallow Trench Isolation) là một khốioxit được đào sâu xuống dưới lớp wafer nhằm ngăn cách giữa các MOSFET trên cùngmột lớp nền

Sau khi lớp oxit được tạo ra, bề mặt lớp oxit không bằng phẳng nên phải qua một bướclàm phẳng tiếp theo Trong bước làm phẳng này, độ chính xác không phải là tuyệt đối

mà có sai số nhất định, làm cho bề mặt của lớp STI không phẳng mà lõm xuống Khi

bề mặt lớp STI thay đổi nó sẽ làm ảnh hưởng tới stress trên cực S và D của MOSFET.Lớp oxit ngăn cách giữa cực G và đế cũng có bề mặt không phẳng, dẫn tới độ rộng cực

G không chính xác

Hình 2.31 Tác hại của STI Dishing

2.4.2.1.4 STI Stress

Trong bước sản xuất chip, tạo nên lớp oxit và STI phải được thực hiện trong môitrường có nhiệt độ rất cao Khi chip nguội lại về nhiệt độ bình thường, hệ số giãn nởnhiệt của Si cao hơn nhiều so với SiO2, khiến cho quá trình nở ra của chip bị giới hạnlại bởi lớp STI, gây ra hiện tượng STI stress Độ dày của cực S và D càng nhỏ thì STIstress càng lớn Để khắc phục vấn đề này thì có thể đặt các dummy devices/gate ở rìachip, điều này giúp cho MOSFET chính không bị ảnh hưởng trực tiếp bởi stress.

Hình 2.32 Hiện tượng STI Stress

Hình 2.33 Khắc phục STI Stress bằng dummy

2.4.2.1.5 Hiệu ứng Well Proximity

Trong quá trình sản xuất chip, để tạo ra các giếng n-well hay p-well người ta thường

sử dụng phương pháp bắn các ion vào vùng cần tạo, tia ion có góc nghiêng từ 7 đến 9

độ chiếu tới vùng cần dope và một số tia sẽ chiếu trúng phần Photoresist dùng đểquang khắc và phản xạ lại xuống lớp nền, làm cho phần rìa lớp nền có nồng độ pha tạpkhác với phần giữa Hiệu ứng này được gọi là Well Proximity.

Hình 2.34 Hiệu ứng Well Proximity

2.4.2.1.6 Pattern non uniformity

Trong quá trình quang khắc, khi chiếu tia UV qua các lớp mask để làm cứng hoặcmềm đi lớp Photoresist, tại vùng giữa của lớp mask thì mật độ chiếu sáng sẽ cao hơnvùng rìa vì vùng giữa có sự giao thoa của ánh sáng chiếu tới Điều này làm độcứng/mềm của Photoresist ngoài rìa sẽ thấp hơn ở giữa chip, làm cho kích thước củavùng cần tạo xảy ra sai lệch

Hình 2.35 Ảnh hưởng của Pattern non uniformity

Để khắc phục vấn đề này người ta thường đặt các dummy device tại rìa chip để tăng

độ chiếu sáng cho phần chính của chip

Hình 2.36 Khắc phục Pattern non uniformity

2.4.2.1.7 S/D Asymmetry

Trong thực tế, 2 cực S và D của MOSFET không đặt đối xứng qua Gate như lý thuyết

mà vẫn có sự sai lệch Sự sai lệch này là do quá trình chiếu ion theo góc nghiêng gây

ra, nếu chiếu theo góc nghiêng từ S sang D, phần cực S sẽ bị overlap dưới cực G, cực

D sẽ lệch khỏi cực G và ngược lại

Hình 2.37 Hiện tượng S/D Asymmetry

2.4.2.1.8 Antenna Effect

Trong quá trình làm chip, qua các bước mài phẳng và ăn mòn, lớp metal sẽ tích đượcmột lượng điện tích nhất định, nếu lượng điện tích này đủ lớn, nó sẽ thông qua lớpmetal và tác động vào cực G của MOSFET được nối với lớp metal Khi điện áp trên

metal vượt quá điện áp đánh thủng, nó sẽ đánh thủng cực G của MOSFET và ảnhhưởng tới hoạt động của mạch.

Hình 2.39 Mạch vi sai

Hình 2.40 Metal Coverage

2.4.2.2 Random Factors

Ngoài các Systematic Factors kể trên có thể khắc phục được thì vẫn còn tồn tại một sốRandom Factors không thể hạn chế được Các random factors này thường xảy ra ởkhâu sản xuất chip Các random factors thường gặp gồm: độ bằng phẳng của CựcGate, nồng độ pha tạp của giếng n hoặc p, độ dày của lớp oxit

2.4.2.3 Gradient Factors

Gradient Factor thường thấy nhất là nhiệt độ, 2 MOSFET đặt ở khoảng cách gần hay

xa nguồn nhiệt thì hoạt động của chúng sẽ khác nhau, điều này gây ra sự mất cân bằngcho các mạch yêu cầu sự đối xứng như mạch vi sai Để khắc phục thì người ta thường

sử dụng các kĩ thuật sắp xếp như common centroid hay interdigitation để cân bằnggradient factors cho tất cả các MOSFET

Hình 2.41 Sắp xếp để giảm thiểu Linear Effect

Hình 2.42 Sắp xếp để giảm thiểu Linear và non Linear Effect

2.5 Hiệu ứng Miller

Hiệu ứng Miller đặt tên theo kỹ sư điện tử John Milton Miller Trong thiết bị điện tử,hiệu ứng Miller là hiệu ứng gia tăng giá trị điện dung của tụ điện đầu vào của 1 mạchkhuếch đại Xét mạch khuếch đại như hình sau:

Hình 2.43 Bộ khuếch đại đảo với trở kháng lắp tại đầu vào và đầu ra

2.6 Ổn định hồi tiếp âm

Hồi tiếp âm là hệ thống hồi tiếp lấy một phần tín hiệu đầu ra đưa ngược về đầu vào đểlàm giảm tác động của tín hiệu đầu vào Khác với hồi tiếp dương, hồi tiếp âm làm tăng

độ ổn định của mạch nhưng làm giảm độ khuếch đại của mạch

Hồi tiếp âm được sử dụng rộng rãi trong các mạch điện tử

Hình 2.44 Một hệ thống hồi tiếp âm

Với A là hệ số khuếch đại của mạch, β là hệ số khuếch đại của bộ hồi tiếp

A input input +β output=

A 1+ A β

Từ hệ thức trên, ta có thể thấy được khi A.β = -1, A CL=∞, lúc này, nếu có một daođộng tại đầu vào của mạch, dao động đó sẽ được khuếch đại và làm mạch tự dao động.

Vì vậy, để hệ thống hồi tiếp âm hoạt động ổn định, cần phải khảo sát độ ổn định của hệthống

Hai đại lượng quan trọng để khảo sát độ ổn định của hệ thống là độ lợi và PhaseMargin

Độ lợi được tính bằng công thức:

Gain=20 log(Vout Vin )

Phase Margin là đại lượng chênh lệch giữa độ dịch pha khi Gain đạt được 0dB đến khi

độ dịch pha đạt -180°

Hệ thống hồi tiếp âm được coi là ổn định khi Độ lợi đạt xuống 0dB (unity) sau khi độdịch pha đạt -180° Khi độ lợi xuống 0dB lúc độ dịch pha đạt -180°, hệ số khuếch đạivòng hồi tiếp sẽ bằng vô cùng và hệ thống sẽ mất ổn định Khi độ lợi xuống 0dB trướckhi độ lệch pha đạt -180°, hồi tiếp âm sẽ trở thành hồi tiếp dương và hệ thống cũng sẽmất ổn định

Hình 2.45 Khảo sát sự ổn định của hệ thống hồi tiếp

Một trong những cách để ổn định hồi tiếp của Opamp là tăng giá trị trở kháng đầu racủa mạch Mỗi nút trong mạch đều tạo ra một điểm cực, trở kháng đầu ra của opampthường sẽ lớn hơn rất nhiều so với các nút khác trong mạch Tần số của điểm cực được

R C nên điểm cực của đầu ra opamp là gần với điểm 0 nhất.Khi giá trị tụ đầu ra tăng, điểm cực càng dịch về 0 và Phase Margin sẽ tăng, mạch sẽcàng ổn định

Hình 2.46 Ổn định mạch bằng cách tăng Phase Margin

2.7 Mạch gương dòng

Mạch gương dòng là mạch điện được sử dụng rất nhiều trong các mạch điện tử, đượcdùng để sao chép dòng điện qua một nhánh mạch từ một nhánh mạch ban đầu

Hình 2.47 Cấu tạo mạch gương dòng

Trong mạch này, các MOSFET đều hoạt động trong vùng bão hòa Ta có:

Kỹ thuật xen kẽ được sử dụng để làm cho các thiết bị tương đồng với nhau khi chịu

sự tác động của những yếu tố gradient( độ dày lớp oxide, nhiệt đô, ) Kỹ thuật sắp xếp này có thể loại bỏ các yếu tố linear gradient(tác động theo đường thẳng) khi cânbằng các tác động lên những thiết bị khác nhau

2.8.2 Kỹ thuật đối xứng qua tâm

Hình 2.49 Kỹ thuật đối xứng qua tâm

Kỹ thuật đối xứng qua tâm cũng được sử dụng để tạo ra sự tương đồng giữa những thiết bị với nhau, và có thể loại bỏ được các yếu tố linear và non-linear gradient(tác động không theo đường thẳng) Do đó những tác động bên ngoài sẽ ảnh hưởng đồng đều hơn Tuy nhiên nhược điểm là khó đi dây và kết nối cổng poly

2.8.3 Kỹ thuật che chắn

Hình 2.50 Kỹ thuật che chắn

Khi đi dây kim loại, có rất nhiều các đường tín hiệu trong một mạch, những tín hiệu này tạo ra tụ kí sinh, ví dụ CLK và Sin.Tụ kí sinh làm cho tín hiệu Sin bị nhiễu khi CLK thay đổi Do đó cần 1 đường dây che chắn những tín hiệu này lại nhằm bảo vệ chúng khỏi nhiễu

2.8.4 Kỹ thuât sử dụng thiết bị giả

Hình 2.51 Thiết bị giả

Thiết bị giả được sử dụng để tránh các hiệu ứng không lý tưởng trong quá trình chế tạo Đặt dummy 2 bên nhằm làm giảm các tác nhân xấu ảnh hưởng đến các thiết bị chính, gâysai lệch về hoạt động, hiệu suất của mạch

2.8.5 Kỹ thuật sử dụng vòng bảo vệ

Hình 2.52 Vòng bảo vệ

Vòng bảo vệ đóng vai trò như một cực Bulk của thiết bị, nó còn được gọi là tap P-tapđược dùng cho NMOS, ngược lại N-tap được dùng cho PMOS Vòng bảo vệ còn cóthể loại bỏ nhiễu chất nền của các khối được đặt liền kề nhau bằng cách đặt nó vàogiữa hai khối

2.9 Kết luận chương