Báo cáo điện tử số tuần 6

BÁO CÁO THỰC TẬP ĐIỆN TỬ SỐ TUẦN 6 SƠ ĐỒ TRIGGER VÀ BỘ GHI Họ và tên Cấn Quang Trường MSV 19021527 1 Sơ đồ Trigger 1 1 Cấp nguồn +5V cho mảng sơ đồ D6 1 1 2 Sơ đồ Trigger trên transistor hình D6 1a Hình D6 1a Yếu tố hai trạng thái bền – Trigeer trên transistor Bảng D6 1 Q V(Q) Qbar V(Qbar) V(B1) V(B2) V(B1) > 0V 1 5 1 4 68 0 5 V(B2) > 0V 1 4 56 1 4 8 1 9 0 Giải thích sự tồn tại hai trạng thái bền (Q=0 hoặc Q = 1) 1 3 Sơ đồ trigger với cổng đảo Hình D6 1b Hình D6 1b Yếu tố hai trạng thái bền – Tr.

BÁO CÁO THỰC TẬP ĐIỆN TỬ SỐ TUẦN 6

SƠ ĐỒ TRIGGER VÀ BỘ GHI

Họ và tên: Cấn Quang Trường

MSV: 19021527

1 Sơ đồ Trigger

1.1 Cấp nguồn +5V cho mảng sơ đồ D6-1

1.2 Sơ đồ Trigger trên transistor : hình D6-1a

Hình D6-1a: Yếu tố hai trạng thái bền – Trigeer trên transistor

Bảng D6-1

Q V(Q) Qbar V(Qbar) V(B1) V(B2)

V(B2) > 0V 1 4.56 1 4.8 1.9 0

-Giải thích sự tồn tại hai trạng thái bền (Q=0 hoặc Q = 1):

1.3 Sơ đồ trigger với cổng đảo : Hình D6-1b

Hình D6-1b: Yếu tố hai trạng thái bền – Trigeer trên cổng đảo

Bảng D6-2: So sánh sự tương đươnggiữa sơ đồ trên

transistor (hình D6-1a)với sơ đồ trên IC1 (hình D6-1b)

Q Qbar

2 Sơ đồ Trigger R-S trên cổng logic : hình D6-1c

Hình D6-1c: Trigger R-S trên cổng NOR Bảng D6-3

PS1 - R PS2 - S Q Qbar

-Nối mạch của sơ đồ D6-1d (IC3 – cổng NAND) với các mạch của thiết bị chính như sau:

Hình D6-1d: Trigger R-S trên cổng NAND Bảng D6-4

PS1 - Sbar PS2 - Rbar Q Qbar

-So sánh kết quả giữa trigger RS trên cổng NOR và NAND: Cổng NOR cho lối ra tíc cực thấp còn cổng NAND cho lối ra tíc cực cao

Nguyên tắc hoạt động:

Mạch NOR:

-Khi R=0=S=0  trạng thái cấm

-Khi R=1,S=0  Q = 0, Q_bar = 1

-Khi R=0,S=1  Q = 1, Q_bar = 0

-Khi R=S=1  mạch lưu trạng thái trước đó

Mạch NAND:

-Khi R=S=0  mạch ổn định,lưu trạng thái trước đó

-Khi R=1,S=0  Q=1, Q_bar = 0

-Khi R=0,S=1  Q=0,Q_bar = 1

-Khi R=S=1  trạng thái cấm

3 Sơ đồ Trigger R-S điều khiển bằng xung trên cổng logic

Hình D6-2: Sơ đồ Trigger R-S với điều khiển bằng xung

Bảng D6-5

LS1 - S LS2 - R PS1 Q Qbar

-Giải thích nguyên tắc hoạt động:

+Khi CLK = 0, các cổng CD bị ngắt, trigger cơ bản sẽ không nhận tín hiệu S vả R, mạch sẽ lưu giá trị cũ Khi CLK = 1, mạch bắt đầu nhận tín hiệu S và R, khi S = 1, R = 0 lối ra Q được set tại 1, khi R

= 1, S = 0 lối ra Q được reset về 1 Khi cả S và R đều bằng 1 triggger rơi vào trạng thái cấm, khi R = S = 0, trigger sẽ nhớ trạng thái trước đó Trigger vẫn có thể thay đổi trạng thái trong phần dương của xung CLK

4 Trigger D

4.1 Cấp nguồn +5V cho mảng sơ đồ D6-3

4.2 Trigger D : hình D6-3a

Hình D6-3a: Trigger D

4.3 Sơ đồ đếm đôi trên Trigger D

Bảng D6-6

LS8 - D PS1 - CLK Q Qbar

-Nguyên tắc hoạt động của trigger D: Khi CLK = 0, trigger sẽ duy

trì trạng thái cũ Khi CLK = 1, lối ra Q sẽ thay đổi theo D

4.4 Trigger D kiểu 2 tầng điều khiển theo mặt xung: Hình D6-3b

Hình D6-3b: Trigger D kiểu 2 tầng điều khiển theo mặt xung

Bảng D6-6

LS8 - PR PS1 - CLK Q

-Khảo sát các bước chuyển trạng thái: nối Qbar với D để đưa

trigger D thành sơ đồ đếm đôi

-Xung Clk vàng và lối ra Q xanh, xung vào D đỏ như hình bên

dưới

4.5 Trigger D loại vi mạch

Hình D6-4: Trigger D loại vi mạch

Bảng D6-8

LS4 - D LS1 - PR LS2 - CLR PS1 - Xung Q Qbar

5 Trigger J-K

5.1 Cấp nguồn +5V cho mảng sơ đồ D6-5

5.2 Trigger J-K :Hình D6-5

Hình D6-5a: Trigger J-K

Bảng D6-9

LS7 - J LS8 - K PS1-Xung Q Qbar

Nguyên tắc hoạt động của trigger JK: Trigger JK cơ bản hoạt động giống như SR tuy nhiên trạng thái cấm lại được sử dụng với chức năng lật bit (trạng thái trước là bit gì thì trạng thái sau sẽ lật lại bit đấy)

5.3 Trigger J-K 2 tầng điều khiển theo mặt xung

Hình D6-5b: Trigger JK kiểu 2 tầng điều khiển theo mặt xung

Bảng D6-10

LS6 J LS8 K PS1 CLK Q1 Q1bar Q Qbar

-Nguyên tắc hoạt động Trigger JK hai tầng: Về cơ bản JK 2 tầng hoạt

động giống như JK đồng bộ tuy nhiên có một chút khác biệt ở đây Khi CLK

= 0, phần Master sẽ không hoạt động và phần Slaver cơ bản là phụ thuộc vào thông tin trước đó của mạch Master Khi CLK = 1 mạch Master bắt đầu hoạt động và nhận tín hiệu JK, khi CLK = 1 thì CLKbar = 0 mạch

Slaver sẽ không hoạt động và lối ra cơ bản là ghi nhớ trạng thái trước đó Mạch JK Master-Slaver đã khắc phục được hiện tượng lối ra bị điều khiển theo lối vào khi CLK = 1

6 Thanh chốt dữ liệu – Latch

6.1 Cấp nguồn +5V cho mảng sơ đồ D6-6

6.2 Nối mạch của sơ đồ D6-6 với các mạch của thiết bị chính như sau:

Hình D6-6: Thanh chốt số liệu

Bảng D6-11

0

E

C

K

8

D

7 D

6 D

5 D

4 D

3 D

2 D

1 D

8 Q

7 Q

6 Q

5 Q

4 Q

3 Q

2 Q

1 Q

1  0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

0  0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

0  1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0

0  1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0

0  1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1

-Nguyên tắc hoạt động của Latch: Do latch được tạo nên từ nhiều trigger D nên latch có

nguyên lý gần giống như trigger D Cụ thể, tại sườn lên của xung clk các lối ra sẽ được thay đổi, sự thay đổi này sẽ diển ra trong toàn bộ mức cao của xung CLK, khi xung CLK

ở mức thấp sự thay đổi cuối cùng sẽ được lưu lại và cứ thế tiếp diễn ở những chu kỳ tiếp theo Mỗi lối ra sẽ lưu trữ 1 bit thông tin của mối lối vào

-Chân OE (enable) cho phép dữ liệu được xuất ra các ngõ Qn Nếu OE = 0 thì cho phép

xuất ngõ ra, nếu OE = 1 các ngõ ra bị cấm xuất dữ liệu

Ứng dụng của mạch chốt:

-Như tên của nó, CHỐT dữ liệu hay đệm dữ liệu trước khi xử lý hoặc truyền nhận -Ngoài ra còn:

+Làm mạch chống dội: Hiện tượng dội do các thiết bị cơ khí gây nên khi đóng ngắt chuyển mạch điện tử

+Mạch tạo xung vuông: Kết hợp với một số linh kiện RLC có thể tạo dao động xung vuông do ngõ ra lật trạng thái 0 và 1

7 Bộ ghi dịch – Shift register

7.1 Cấp nguồn +5V cho mảng sơ đồ D6-6.

7.2 Bộ ghi dịch trên vi mạch rời:

Hình D6-7a: Bộ ghi dịch trên vi mạch rời

-Bộ dịch mã nối tiếp – song song: Chưa sử dụng các công tắc LS5- LS8 Đặt các công tắc logic LS4 và nhấn PS1 theo bảng D6-12 Xác định trạng thái lối ra Q theo các đèn LED chỉ thị Đèn LED sáng Q = 1, đèn LED tắt Q = 0 Ghi kết quả vào bảng D6-12

Bảng D6-12

LS4

SER IN

LS1 LOAD

PS1 CK

-Bộ dịch mã song song - nối tiếp :

Đặt các công tắc logic LS5-8 và LS4 theo bảng D6-13 để các mã song song vào các trigger D Nhấn PS1 – CK để ghi các mã từ lối vào song song (1D-4D) vào các trigger D (IC5-IC6) Để dịch mã cần chuyển LS4 → 0 và nhấn PS1 Xác định trạng thái lối ra 1Q – 4Q theo các đèn LED chỉ thị Đèn LED sáng Q = 1, đèn LED tắt Q = 0 Ghi kết quả vào bảng D6-13

Bảng D6-13

LS1

LOAD

LS4 SER IN

PS1 CK

LS8 4D

LS7 3D

LS6 2D

LS5 1D

4Q 3Q 2Q 1Q

- Thanh ghi dịch hay Shift register là mạch được lập ra bằng chuỗi các flip-flop

kiểu D đồng bộ, có kết nối xác định để sau mỗi nhịp clock thì

mảng bit nhớ dịch

chuyển.

- Nguyên lý hoạt động: Chuỗi các flip-flop kiểu D đồng bộ chia

sẻ chung xung

nhịp clock, trong đó ngõ ra của flip-flop này được kết nối tới ngõ vào dữ liệu

của flip-flop kế tiếp trong chuỗi Kết quả là tại mỗi khi clock ở ngõ vào nhịp

thay đổi, mảng bit nhớ trong mạch dịch một bước, dữ liệu ở ngõ vào dữ liệu

(Data In) được dịch vào mảng, còn dữ liệu cuối cùng thì dịch ra.

- Bộ ghi dịch còn gọi là thanh ghi dịch là phần tử không thể thiếu được trong

CPU, trong các hệ vi xử lí với khả năng ghi (nhớ) số liệu và dịch thông tin (sang

phải hoặc sang trái) hay có thể gọi là lưu trữ dữ liệu và dịch

chuyển dữ liệu.

6.3 Bộ ghi dịch dùng vi mạch

Hình D6-7b: Bộ ghi dịch dùng vi mạch

Bảng D6-14

PS2

CLR

SH/

LD

DS2 SR

DS3 CK1

PS1 CK

LS8 H

LS7 G

LS6 F

LS5 E

LS4 D

LS3 C

LS2 B

LS1 A

SER OUT

Nhận xét:

- Lối vào tích cực thấp CLR có tác dụng reset lại tín hiệu, khi CLR = 0 mạch reset lối ra, khi CLR = 1 mạch bắt đầu hoạt động

- Tín hiệu điều khiển SH/LD = 0, ghi các đầu vào song song (A H) dựa trên sườn lên của tín hiệu CK

- Tín hiệu điều khiển SH/LD = 1, dịch tuần tự các bit đã load theo sườn lên của tín hiệu CK

- Khi CK1 = 1, mạch không nhận tín hiệu xung CK nên SH/LD không ảnh hưởng đến mạch Khi CK1 = 0, mạch hoạt động dựa theo tín hiệu xung CK

-Kết