Bài viết phân tích hiệu quả của việc sử dụng thuật toán bình phương trung bình cực tiểu (Least Mean Square) và thuật toán bình phương cực tiểu đệ quy (Recursive least squares - RLS) trong bù sai lệch định thời cho TIADC. Phân tích này nhằm đánh giá hiệu quả bù sai lệch thông qua việc quan sát phổ đầu ra, thể hiện qua các tham số tỉ số tín hiệu trên nhiễu và méo (signal-to-noise and distortion ratio - SNDR), dải động không chứa hài (spurious-free dynamic range - SFDR) và tốc độ hội tụ của việc ước lượng. Mời các bạn cùng tham khảo!
Trang 1Đánh giá các thuật toán ước lượng mù
trong bù sai lệch định thời cho các bộ ADC
ghép xen thời gian
Hoàng Thị Yến∗, Tạ Văn Thành∗, Lê Đức Hân∗, Trịnh Xuân Minh∗, Hoàng Văn Phúc∗, Đỗ Ngọc Tuấn†
∗ Đại học Kỹ thuật Lê Quý Đôn, Hà Nội, Việt Nam
† Đại học Thông tin Liên lạc, Nha Trang, Khánh Hòa
Email: hoangyenmta@gmail.com
Tóm tắt nội dung—Sai lệch giữa các kênh trong các Bộ
chuyển đổi tương tự - số ghép xen thời gian (TIADCs)
gây ra méo trong phổ đầu ra, ảnh hưởng tới khả năng
làm việc của các Bộ chuyển đổi tương tự - số (ADC) Vì
vậy, việc bù sai lệch cho các kênh của TIADC là hết sức
cần thiết Trong bài báo này, nhóm tác giả phân tích hiệu
quả của việc sử dụng thuật toán bình phương trung bình
cực tiểu (Least Mean Square) và thuật toán bình phương
cực tiểu đệ quy (Recursive least squares - RLS) trong bù
sai lệch định thời cho TIADC Phân tích này nhằm đánh
giá hiệu quả bù sai lệch thông qua việc quan sát phổ đầu
ra, thể hiện qua các tham số tỉ số tín hiệu trên nhiễu và
méo (signal-to-noise and distortion ratio - SNDR), dải động
không chứa hài (spurious-free dynamic range - SFDR) và
tốc độ hội tụ của việc ước lượng Điều này được thể hiện
qua kết quả mô phỏng.
I GIỚI THIỆU Trước sự phát triển của các hệ thống truyền thông số,
các chuẩn truyền thông mới, hiệu năng của các ADC
đơn đang bị giới hạn bởi tốc độ, độ phân giải và độ
chính xác Để khắc phục được các hạn chế này thì ADC
ghép xen thời gian (Time-interleaved Analog-to-Digital
Converter - TIADC) là một giải pháp đầy hứa hẹn Giải
pháp này sử dụng nhiều ADC đơn hoạt động song song
và lấy mẫu xen kẽ nhau về mặt thời gian [1], [2] Trong
cấu trúc TIADC M kênh, mỗi kênh lấy mẫu với tần số
fs/M Do đó về mặt lý thuyết, TIADC M kênh tương
đương với một ADC mà có tốc độ lấy mẫu tăng M lần
như minh họa trong hình 1
Về mặt lý tưởng, đặc tính hàm truyền của các kênh là
hoàn toàn giống nhau Tuy nhiên, trong thực tế, do sai
lệch trong quá trình xử lý, sự biến đổi của nguồn cung
cấp, nhiệt độ và độ tuổi của các thành phần điện tử
mà trong TIADC xảy ra các sai lệch kênh Mỗi kênh
trong một TIADC M kênh được đặc trưng bởi sai lệch
một chiều Om, sai lệch khuếch đại gmvà sai lệch định
0
ADC
1
ADC
1
M ADC
)
(t
> @
0n y
> @
1
y n
> @ 1
M
Mux
)
0t
I
s
f M
s
f M
s
f M
1 ( )t
I
1 ( )
M t
I
s T
s MT
)
0t
I
1 ( )t
I
1 ( )
M t
I
Hình 1 Cấu trúc và giản đồ thời gian của TI-ADC M kênh
thời rmTs, với m = 0, 1, , M − 1, trong đó rm là độ sai lệch định thời tương đối so với chu ký lấy mẫu như chỉ ra trong hình 2 Các sai lệch kênh này tạo ra các hài trong phổ tần đầu ra [2], [3], và làm giảm hiệu năng hoạt động của TIADC Vì vậy, chúng làm giảm tỉ số tín hiệu trên nhiễu và méo (SNDR) và dải động không chứa hài (SFDR) [3] Chính vì vậy, hiệu chỉnh các sai lệch kênh trong TIADC là việc làm cần thiết
Trong những năm gần đây, hiệu chỉnh sai lệch khuếch
Hình 2 Các sai lệch kênh trong TIADC
Trang 2đại và sai lệch định thời đã được nghiên cứu [5]-[11].
Các công trình này thường xem xét trên hệ thống TIADC
hai kênh [5]-[7] Một số công trình nghiên cứu hiệu
chỉnh sai lệch định thời trên hệ thống 4 kênh [8]-[11]
Trong bài báo này, nhóm tác giả chỉ tập trung vào việc
phân tích và hiệu chỉnh sai lệch định thời theo phương
pháp số Trong đó, chúng tôi phân tích và so sánh thuật
toán ước lượng thích nghi để ước lượng sai lệch định
thời trong TIADC M kênh Kết quả đưa ra trong bài
báo thực hiện hiệu chỉnh mù sai lệch định thời sử dụng
cấu trúc thích nghi dựa trên thuật toán RLS và thuật
toán LMS
Phần còn lại của bài báo được tổ chức như sau Trong
phần II phân tích mô hình của hệ thống theo phương
pháp số Trong đó, chỉ xét sai lệch định thời trong
TIADC M kênh Trên cơ sở đó, xây dựng trình tự các
bước của thuật toán ước lượng mù được trình bày ở
phần III Một số kết quả mô phỏng bằng phần mềm
Matlab và kết luận sẽ được trình bày trong phần IV
và V
II MÔ HÌNH HỆ THỐNG
Giả sử cho tín hiệu vào băng tần hữu hạn X (jΩ) = 0,
với |Ω| ≥ B và B ≤ π
Ts, đầu ra của TIADC M kênh trong hình 3 có sai lệch định thời có thể được viết lại
như sau:
X (jΩ) =
M −1
X
k=0
αk
ej(ω−k2πM)
Xej(ω−k2πM)
(1) Trong đó:
αk ejω = 1
M
M −1
X
m=0
erm Hd(e jω
)e−jk 2πm
và
Hd(ejω) = jω, for−π < ω ≤ π (3)
ADC 0
(nM+0)T s +r 0 T s
ADC m
(nM+m)T s +r m T
ADC M-1
(nM+(M-1))T s +r M-1 T s
MUX
f s =1/T s
TIADC
Digital output y[n]
Analog input
x(t)
Hình 3 Mô hình TIADC chỉ có sai lệch định thời
là đáp ứng tần số của bộ vi phân rời rạc theo thời gian
lý tưởng [13] Vì trong TIADC thì độ lệch thời gian rm
là nhỏ so với chu kỳ lấy mẫu Ts nên chúng ta có thể
áp dụng công thức xấp xỉ chuỗi Taylor cho thành phần
er m H d(ejω) và bỏ qua các thành phần bậc cao ta được kết quả như sau:
er m H d(ejω) ≈ 1 + rmHd ejω (4) Thay (4) vào (1) và áp dụng biến đổi Fourier rời rạc ngược của (1) ta được đầu ra của TIADC như sau:
y [n] = x [n] + e [n] (5) Trong đó x [n] là tín hiệu vào, e [n] là thành phần lỗi
do sai lệch định thời Mô hình như vậy được chỉ ra trong hình 4
e [n] có thể được viết dưới dạng vector như sau:
e [n] = cTrxr[n] (6) Trong đó, crlà vector hệ số sai lệch định thời, xr[n]
là vector tín hiệu được điều chế và được vi phân Các vector này được biểu diễn như sau:
cr= ℜ {R1} , ℑ {R1} , , ℜ {R2} , ℑ {R2} , ,
ℜnRM
o , ℑnRM
o , RM 2
!T
(7) Trong đó ℜ {x} là phần thực của x và ℑ {x} là phần
ảo của x, và Rk được xác định theo công thức
Rk = 1 M
M −1
X
m=0
rme−jk 2π
và
xr[n] = m [n] x [n] ∗ hd[n] (9)
m[n] xr [n]
h d [n]
e[n]
c r
Hình 4 Mô hình đơn giản của hệ thống TIADC M kênh rời rạc theo thời gian
Trang 3Trong đó
m[n] =2cos12π
Mn
, −2sin12π
Mn
, , 2cosk2π
Mn
, −2sink2π
Mn
, , (10) 2cosM
2 − 1
2π
Mn
, −2sinM
2 − 1
2π
Mn
, (−1)nT
III THỰC HIỆN THUẬT TOÁN ƯỚC LƯỢNG
Trong phần này, nhóm tác giả trình bày cấu trúc ước
lượng mù sử dụng thuật toán LMS và RLS [11], [13],
[14] như mô tả trong hình 5 để ước lượng sai lệch định
thời Như đã phân tích ở trên, nhiệm vụ đặt ra là phải
ước lượng được vector lỗi e [n] Giải pháp đưa ra là phải
ước lượng được vector hệ số sai lệch định thời ˆcr Trong
bài báo này, nhóm tác giả sử dụng thuật toán lọc thích
nghi để ước lượng vector này Các giá trị ước lượng này
được sử dụng để tạo ra tín hiệu lỗi được ước lượng ˆe[n]
Tín hiệu này sau đó được trừ khỏi y [n] để được tín hiệu
vào được khôi phục lại ˆx [n] theo công thức sau:
ˆ
x [n] = y [n] − ˆe [n] = x [n] + e [n] − ˆe [n] (11)
Vì trong phương pháp hiệu chỉnh mù, tín hiệu đầu vào
x(n) không được biết ở đầu ra Tín hiệu đầu ra y(n)
của TIADC được sử dụng thay cho x(n) trong các công
thức (6) và (9) để ước lượng tín hiệu lỗi Do đó, chúng
ta có:
ˆ e[n] = ˆcT
r[n]yr[n] (12)
yr[n] = m[n]y[n]∗hd[n] (13)
Việc ước lượng ˆcrđược thực hiện thông qua thuật toán
LMS và thuật toán RLS Thuật toán LMS thực hiện tối
thiểu hóa hàm trung bình bình phương lỗi E e2
(n, ω) Trong đó E thể hiện là việc lấy trung bình Việc cập nhật
lại trọng số ˆcr[n] nhằm ước lượng được ˆcr[n] giống với
hệ số sai lệch thật sự cr[n], trong đó µ là hệ số bước
m[n]
yr [n]
h d [n]
y[n]=x[n]+e[n]
Adaptive algorithm
[n]
ˆr c
ˆ[ ]
e n
ˆ[ ]
x n
[ ]
f n
[ ]n
e
Hình 5 Cấu trúc ước lượng mù sử dụng thuật toán thích nghi
Các bước thực hiện thuật toán LMS
1 Khởi tạo: n = 0, ˆc r [0] , µ
2 Lặp n = 0 đến L
3 ˆe[n] = ˆc T
r [n] y r [n]
4 ˆx [n] = y [n] − ˆe[n]
5 ε [n] = ˆx [n] ∗ f [n]
6 ˆc r [n] = ˆ c r [n − 1] + µε [n] y r [n]
7 Kết thúc
thích nghi và ε [n] là phần lỗi sau khi tín hiệu ˆx [n] đi qua một bộ lọc thông cao f [n] Bộ lọc thông cao nhằm loại bỏ tín hiệu, giữ lại thành phần sai lệch định thời để đưa vào bộ lọc
Thuật toán LMS đòi hỏi thời gian nhiều hơn để hội
tụ, khi cần tăng tốc độ hội tụ, thì thuật toán RLS là giải pháp cần xem xét, thuật toán RLS thực hiện tối thiểu hóa hàm định giá:
ζ(n, ω) =
n
X
l=0
λn−1|e(l, ω)|2, (14)
trong đó 0 < λ < 1 là hệ số “forget” và e(l, ω) như chỉ
ra trong tài liệu [15] I là ma trận đơn vị, Ψ là ma trận tương quan và δ là một hằng số dương Thông thường, thường chọn λ trong dải 0.9 < λ < 1 và δ > 100σ2với
σ2 là phương sai của tín hiệu vào
Các bước thực hiện thuật toán RLS
1 Khởi tạo: n = 0, λ, Ψ [0] = δI
2 Lặp n = 0 đến L
3 u [n] = Ψ −1 [n − 1] y r [n]
4 k [n] = 1
λy r [n]u[n] u [n]
5 ˆe[n] = ˆc T
r [n] ∗ y r [n]
6 ˆx [n] = y [n] − ˆe[n]
7 ˆc r [n] = ˆ c r [n − 1] + k [n] ε [n]
8 Ψ −1 [n] = λ −1 Ψ −1 [n − 1] − k [n] y r [n] Ψ −1 [n − 1]
9 Kết thúc
Ta thấy, thuật toán LMS đơn giản hơn trong tính toán,
vì vậy các công trình nghiên cứu sử dụng rộng rãi thuật toán này trong bù sai lệch định thời Tuy nhiên, tốc độ hội tụ của thuật toán phụ thuộc µ, ngược lại, thuật toán RLS yêu cầu sự tính toán phức tạp hơn nhưng lại mang lại hiệu quả về thời gian hội tụ Phần sau đây, nhóm tác giả đưa ra kết quả đối với hai thuật toán này sử dụng đối với việc bù sai lệch trong hệ thống TIADC 4 kênh
IV KẾT QUẢ MÔ PHỎNG
Để so sánh hiệu quả của hai thuật toán trên, nhóm tác giả mô phỏng đối với cấu trúc 10 bit TIADC bốn kênh lấy mẫu ở tần số 2.7GHz, trong đó giả sử kênh 0
là kênh tham chiếu không có sai lệch định thời như chỉ
Trang 4ra trong bảng 1 Tín hiệu đầu vào là tín hiệu băng tần
hữu hạn với X (jΩ) = 0 và ΩTs≥ 0.7π, nhiễu Gauss
trắng phương sai σ2
= 1, thuật toán LMS với bước thích nghi µ = 0.01, thuật toán RLS với hệ số λ = 0.95
Với thuật toán LMS, nhóm tác giả thực hiện mô phỏng
với các giá trị của µ, nếu chọn giá trị µ nhỏ thì thời gian
hội tụ lâu hơn, nếu chọn µ lớn thì tín hiệu không hội tụ
được Qua thử nghiệm mô phỏng, tác giả tăng dần µ từ
0.001 và chọn µ = 0.01 là giá trị mà tín hiệu vẫn hội tụ
được để thời gian hội tụ không quá lớn Với thuật toán
RLS, tác giả thực hiện tăng λ từ 0.9 và λ = 0.95 là giá
trị đầu tiên cho tín hiệu hội tụ tốt, khi tăng dần λ tới
λ > 1 thì tín hiệu không còn hội tụ được
Tỉ số tín trên nhiễu được tính theo công thức (15) và
(16) lần lượt cho y [n] và ˆx [n] theo [13]:
SNR = 10log10
PN −1 n=0 |x [n]|2
PN −1 n=0 |x [n] − y [n]|2
! (15) và
SNR = 10log10
PN −1 n=0 |x [n]|2
PN −1 n=0 |x [n] − ˆx [n]|2
! (16)
Các tham số sai lệch định thời giữa các kênh trong
TIADC được cho trong bảng 1 Kết quả mô phỏng đưa
ra trong hình 6 và hình 7, cho thấy: đối với thuật toán
RLS, các hài do sai lệch định thời đã được loại bỏ gần
như hoàn toàn SFDR trước khi hiệu chỉnh là 53.2 dB,
sau khi hiệu chỉnh là 99,7 dB, tham số này nâng lên
46.5dB SNDR trước khi hiệu chỉnh là 33.2 dB, sau khi
hiệu chỉnh là 60.6 dB, tham số này được cải thiện 27.4
dB So sánh với kết quả khi sử dụng thuật toán LMS
thì những tham số này thực sự được cải thiện và nâng
lên đáng kể Khi sử dụng thuật toán LMS thì SFDR chỉ
cải thiện được 30 dB, SNDR cải thiện được 17.7 dB
Hình 9 chỉ ra tốc độ hội tụ của thuật toán RLS Sau
khoảng 1000 mẫu thì các hệ số ˆcr hội tụ hoàn toàn
Trong khi đó, nếu sử dụng thuật toán LMS thì phải sau
hơn 2000 mẫu thì các hệ số ˆcr mới hội tụ hoàn toàn
Tốc độ hội tụ của thuật toán LMS được minh họa trong
hình 8
Từ phân tích và kết quả mô phỏng ở trên cho thấy,
thuật toán RLS đã ước lượng khá chính xác các hệ số
sai lệch định thời ˆcrmột cách nhanh chóng Khi so sánh
các tham số này đối với mô hình hiệu chỉnh dựa trên
thuật toán LMS như thể hiện trên hình 6 và hình 7 cho
thấy mô hình sử dụng thuật toán RLS có tham số tốt
hơn
V KẾT LUẬN Trong nghiên cứu này, chúng tôi phân tích hiệu quả
bù của thuật toán thích nghi cho sai lệch định thời trong
Bảng I
B ẢNG GIÁ TRỊ SAI LỆCH ĐỊNH THỜI
ADC1 0.00016T s ADC2 -0.00025T s ADC3 -0.00087T s
Hình 6 Phổ của tín hiệu trước và sau khi bù sử dụng thuật toán LMS
Hình 7 Phổ của tín hiệu trước và sau khi bù sử dụng thuật toán RLS
Hình 8 Tốc độ hội tụ của dùng thuật toán LMS
Trang 5Hình 9 Tốc độ hội tụ của dùng thuật toán RLS
TIADC Bài báo đã phân tích được đặc điểm của hai
thuật toán khi áp dụng cho việc bù sai lệch định thời
cho TIADC, làm cơ sở cho việc lựa chọn thuật toán
cho hệ thống Kết quả cho thấy mô hình sử dụng thuật
toán RLS có tốc độ hội tụ nhanh, đạt được các chỉ số
về SFDR, SNDR tốt hơn so với mô hình sử dụng thuật
toán LMS Tuy nhiên, thuật toán RLS đòi hỏi độ phức
tạp tính toán lớn hơn so với sử dụng thuật toán LMS
thể hiện qua nhiều bước tính toán hơn, nhiều bộ cộng
và bộ nhân hơn Vì vậy tùy vào các ứng dụng cụ thể mà
các nhà nghiên cứu có thể lựa chọn các thuật toán khác
nhau tùy vào sự ưu tiên của việc nghiên cứu Thuật toán
LMS đơn giản hơn trong tính toán nên là lựa chọn tốt
trong các hệ thống tốc độ cao, tuy nhiên, nếu thực hiện
bài toán trên nền tảng công nghệ FPGA với tài nguyên
và khả năng thực thi cao thì thuật toán RLS là một giải
pháp hiệu quả để nâng cao chất lượng bù sai lệch cho
TIADC
LỜI CẢM ƠN Nghiên cứu này được tài trợ bởi Quỹ phát triển khoa
học và công nghệ quốc gia (NAFOSTED) trong đề tài
mã số 102.02-2016.12
TÀI LIỆU [1] F Maloberti, “High-speed data converters for communication
systems,” Circuits and Systems Magazine, IEEE, vol 1, no 1,
pp 26 –36, Jan.2001.
[2] N Kurosawa, H Kobayashi, K Maruyama, H Sugawara, and
K K., “Explicit analysis of channel mismatch effects in
time-interleaved ADC systems,” IEEE Transactions on Circuits and
Systems I: Fundamental Theory and Applications„ vol 48, no.
3, pp 261–271, March 2001.
[3] D Fu, K C Dyer, H.-S Lewis, and P J Hurst, “A digital
background calibration technique for time-interleaved
analog-to-digital converters,” IEEE Journal of Solid-State Circuits„ vol 33,
no 12, pp 1904–1911, December 1998.
[4] S J Tilden, T E Linnenbrink, and P J Green, "Overview of IEEE-STD-1241" standard for terminology and test methods for analog-to-digital converters"," in Instrumentation and Measure-ment Technology Conference, 1999 IMTC/99 Proceedings of the 16th IEEE, 1999, vol 3, pp 1498-1503: IEEE.
[5] S Jamal, D Fu, M Singh, P Hurst, and S Lewis, “Calibration
of sample-time error in a two-channel time-interleaved analog-to-digital converter,” IEEE Transactions on Circuits and Systems I: Regular Papers„ vol 51, no 1, pp 130–139, Jan 2004 [6] M Seo, M Rodwell, and U Madhow, “Blind correction of gain and timing mismatches for a two-channel time-interleaved analog-to-digital converter,” in Proceedings of 39th IEEE Asilomar Conference on Signals, Systems and Computers, October 2005,
pp 1121–1125 [7] S Huang and B Levy, “Adaptive blind calibration of timing offset and gain mismatch for two-channel time-interleaved ADCs,” IEEE Transactions on Circuits and Systems I: Regular Papers„ vol 53,
no 6, pp 1276–1288, June 2006.
[8] Huang, Steven, and Bernard C Levy "Blind calibration of timing offsets for four-channel time-interleaved ADCs." IEEE Transac-tions on Circuits and Systems I: Regular Papers 54.4 (2007): 863-876.
[9] C Vogel, "A frequency domain method for blind identification
of timing mismatches in time-interleaved ADCs," in Norchip Conference, 2006 24th, 2006, pp 45-48: IEEE.
[10] D Marelli, K Mahata, and M Fu, “Linear LMS compensation for timing mismatch in time-interleaved ADCs,” IEEE Transac-tions on Circuits and Systems I: Regular Papers„ vol 56, no 11,
pp 2476–2486, November 2009.
[11] V Divi and G Wornell, “Blind calibration of timing skew in time-interleaved analog-to-digital converters,” IEEE Journal of Selected Top-ics in Signal Processing„ vol 3, no 3, pp 509–522, June 2009.
[12] A V Oppenheim, Discrete-time signal processing Pearson Ed-ucation India, 1999.
[13] Saleem, Shahzad, and Christian Vogel "On blind identification
of gain and timing mismatches in time-interleaved analog-to-digital converters." 33rd International Conference on Telecom-munications and Signal Processing, Baden (Austria), pp 151-155, 2010.
[14] B Farhang-Boroujeny, Adaptive filters: theory and applications John Wiley and Sons, 2013.
[15] S Choi, E R Jeong, and Y H Lee, “Adaptive predistortion with direct learning based on piecewise linear approximation of amplifier nonlinearity,” IEEE Select Topics Signal Process., vol.
3, no 3, pp.397–404, June 2009.
