Bài tập lớn môn kỹ thuật số – HK211

Tín hiệu ngõ ra sẽ trở Z thành 1 mỗi khi giá trị của tín hiệu ngõ vào không thay đổi trong hai xung clock liên tiếp 0,0 W hay 1,1.. Câu 6: 2.5đ Cho hệ tuần tự có giản đồ trạng thái graph

Bài tập lớn môn Kỹ thuật số – HK211

 Lưu ý:

1 Bài tập lớn được thực hiện theo nhóm, gồm phần giải 30 bài tập bên dưới (Bắt buộc_75%)

và một Project (Bonus_25%)

2 Nội dung file báo cáo bài tập lớn gồm:

a Tên, MSSV và địa chỉ email của tất cả các thành viên nhóm

b Bảng phân công nhiệm vụ cụ thể cho từng thành viên nhóm

c Lời giải chi tiết các câu hỏi

3 SV viết tay, chụp lại bài làm và chuyển sang file pdf

4 Một bạn đại diện nhóm (Ví dụ: nhóm trưởng) nộp file báo cáo dưới định dạng zip (rar) và nộp thông qua hệ thống BKeL

5 Quy ước tên file báo cáo BTL như sau: BTL_Ky_thuat_so_L12_Nhom_x.zip với x là thứ

tự nhóm Ví dụ: Nhóm 1 đặt tên file như sau: BTL_Ky_thuat_so_L12_Nhom_1.zip (Stt nhóm, các bạn xem trong google sheet mà mình đã gửi lúc đầu)

6 Bài làm có dấu hiệu giống nhau (chép bài lẫn nhau giữa các nhóm, hay chép từ đáp án tham khảo,…): cả nhóm bị điểm 0

Bài tập Kỹ thuật số (Bắt buộc _ 75%) Câu 1: (1.5đ) Hệ chuyển mã có chức năng chuyển từ mã nhị phân 4 bit B = B 3 B 2 B B 1 0 (B : MSB)3

biểu diễn cho số BCD 8421 sang mã nhị phân 4 bit F = F 3 F 2 F 1 F 0 (F : MSB) Biết rằng F là biểu 3 diễn nhị phân cho số bù 9 của giá trị B Ví dụ: B = 0011 thì ngõ ra F = 9 – giá trị (B) = 9 – 3 = 6

= 0110 a Lập bảng chân trị của hệ (0.5đ)

Ngõ vào

B

Ngõ ra F

B 3 B 2 B 1 B 0 F 3 F 2 F 1 F 0

b Sử dụng bìa K rút gọn hàm ngõ ra dưới dạng SOP (0.5đ) F 2

c Thực hiện (thiết kế) hệ chuyển mã trên chỉ sử dụng 01 IC cộng 4 bit 74283 và cổng logic cần thiết (0.5đ)

Câu 2: (1.0 đ) Cho hàm �(� � � �, , , ) = A ´B C +[A ⨁(B + D)]C

a Cài đặt hàm chỉ sử dụng Decoder 3x8 (IC 74138) và cổng AND (0.5đ) F 01 01

b Cài đặt hàm sử dụng F MUX 4  1 và các cổng logic nếu cần (0.5đ)

Câu 3: (1.0 đ) Cho hệ tổ hợp có ngõ vào là một số nhị phân 8 bit X = X 7 X 6 X X 5 4 X X 3 2 X X 1 0 (X :7 MSB), ngõ ra của hệ biểu diễn tổng số bit 1 có trong ngõ vào Ví dụ: X = 00110101 Y =Y 

0100 Thiết kế hệ chỉ sử dụng các bộ cộng toàn phần Full Adder (FA), không sử dụng thêm cổng logic nào khác

Câu 4: (1.0đ) Cho sơ đồ thiết kế bộ đếm 3 bit Q Q Q 2 1 0 (Q : MSB) sử dụng JK flip-flop như hình 2 bên dưới Trình bày cách xác định chu kỳ đếm (hay dãy đếm) và modulo của bộ đếm

Câu 5: (1.0đ) Một mạch tuần tự đồng bộ kiểu Moore kích cạnh lên Tín hiệu ngõ ra sẽ trở Z

thành 1 mỗi khi giá trị của tín hiệu ngõ vào không thay đổi trong hai xung clock liên tiếp (0,0 W

hay 1,1) Các trường hợp còn lại bằng 0 Với trạng thái reset là trạng thái chưa có bit nào Z S0

vào và ngõ ra = 0 Z

Ví dụ

Ngõ vào W: 0 1 1 0 0 0 1 1 0 1 1 1 1 0 1 0

Ngõ ra Z: 0 0 1 0 1 1 0 1 0 0 1 1 1 0 0 0

Thành lập bảng chuyển trạng thái tối thiểu của hệ trên

Câu 6: (2.5đ) Cho hệ tuần tự có giản đồ trạng thái (graph trạng thái) như hình vẽ Hệ có 1 ngõ

vào là , 2 ngõ ra X Z1 (kiểu MOORE) và Z2 (kiểu MEALY) Khi có xung clock cạnh xuống thì

hệ chuyển trạng thái

Câu 7 : Hệ tuần tự có 1 ngõ vào X và 1 ngõ ra Z, được thiết kế bằng PLA và FF như hình vẽ

Hãy vẽ giản đồ trạng thái (graph trạng thái) của hệ

Câu 8: (1.0đ) Cho mạch tổ hợp được mô tả bằng mã VHDL như sau:

a Vẽ sơ đồ logic của hệ tổ hợp được mô tả ở trên Lưu ý: sinh viên ghi chú đầy đủ tên các tín hiệu trung gian (signal) lên hình vẽ Giả sử cho trước component nand4_gate thực hiện chức năng ngõ ra bằng NAND logic 4 tín hiệu ngõ vào: s = a b c d´ (0.5đ)

b Chứng minh ngõ ra được mô tả tương đương với 1 cổng logic (0.5đ).z

Câu 9:

Một hệ tuần tự kiểu Mealy có một ngõ vào K và hai ngõ ra X và Y Hệ tuần tự này dùng để chuyển đổi một chuỗi bit ngõ vào K thành hai chuỗi bit khác nhau X và Y Hệ tuần tự hoạt động

theo hai trường hợp như như sau: Trường hợp 1: Khi ngõ vào K nhận được một chuỗi m-bit ‘1’

( trong đó m>1) thì X được gán giá trị 1 đối với K=’1’ đầu tiên trong chuỗi bit và khi K = ‘0’

được phát hiện sau bit ‘1’ thứ m thì cả X và Y đều được gán giá trị là ‘1’ Trường hợp 2: Ngõ

vào chỉ nhận được đơn lẻ 1 bit ‘1’ thì chỉ có ngõ ra X được gán giá trị 1 Ví dụ

K = 0001000 1 111 00 1 0001 01 0 1 01

X = 0001000 0 1000 00 0 0001 1 1 1 11

Y = 00000000010000 00001 10000

Câu 10:

Hoàn thành giản đồ xung sau biết = � �3 2 1� � �0

Câu 11:Cho code VHDl mô tả hàm logic

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.all;

USE IEEE.STD_LOGIC_ARITH.all;

ENTITY cau5 IS

PORT ( clock, resetn, E: in std_logic;

Q: out std_logic_vector(3 downto 0);

z: out std_logic);

END cau5;

ARCHITECTURE BEHAVIOR OF cau5 IS

SIGNAL Qt: std_logic_vector(3 downto 0);

BEGIN

PROCESS (resetn,clock,E)

BEGIN

IF resetn = '0' THEN

Qt <= ''0000'';

ELSIF (clock'event and clock='1') THEN

IF E = '1' THEN

IF Qt = ''1100'' THEN

Qt <= ''0000'';

ELSE Qt <= Qt + ''0001'';

END IF;

END IF;

END IF;

END PROCESS;

Q <= Qt;

z <= '1' WHEN Qt = ''1100'' ESLE '0';

END BEHAVIOR;

Hãy cho biết chức năng của mạch này và ý nghĩa của các ngõ vào/ngõ ra Giải thích ngắn gọn

Câu 12:

Lập giản đồ/bảng trạng thái cho một bộ chia tần số như hình vẽ Biết rằng hệ thống nhận từ ngõ vào xung vuông w và xuất ra xung vuông z có tần số bằng 1/3 tần số của w

Câu 13: Cho hệ tuần tự sau, biết = � �3 2 1 0� � � , D = D3D2D1D0

 Lưu ý: Mỗi Flip-flop đều có chân E (enable) Tại mỗi thời điểm xác định của xung clock,

Hãy hoàn thành giản đồ xung sau bằng cách điền các tổ hợp ngõ ra � =

� 3�2 1�0 vào từng ô tương ứng �

Câu 14: Cho hàm F(A,B,C,D) = Σ(4,5,9,12,13)

a) Thiết kế hàm F sử dụng IC dồn kênh 74151

b) Thiết kế hàm F chỉ sử dụng full adder

Câu 15: Thiết kế một bộ decoder 5 x 32 dựa trên các bộ decoder 2 x 4 và decoder 3 x 8

Câu 16: Cho mạch tuần tự trong hình sau:

a/ Xác định các phương trình ngõ vào của FF và phương trình ngõ ra Z:

D1 =

D2 =

Z =

b/ Lập bảng trạng thải của hệ tuần tự đã cho, vẽ giản đồ trạng thái của hệ theo bảng trạng thái Thiết kế lại mạch tuần tự này sử dụng T-FF và PLA

Bảng trạng thái:

Câu 17:

Cho code VHDL mô tả hàm logic

LIBRARY ieee;

USE ieee.std_logic_1164.all;

ENTITY Cau6 IS

PORT ( a, b, c : IN STD_LOGIC;

y : OUT STD_LOGIC);

END Cau6;

ARCHITECTURE structural OF Cau6 IS

COMPONENT nand_4_gate // Khối chức năng thực hiện cổng

nand 4 ngõ vào

PORT(a,b,c,d : IN STD_LOGIC;

z : OUT STD_LOGIC);

END COMPONENT;

COMPONENT not_gate // Khối chức năng thực hiện cổng not

PORT(a : IN STD_LOGIC;

z : OUT STD_LOGIC);

END COMPONENT;

SIGNAL a_n, b_n, c_n : STD_LOGIC;

SIGNAL U0, U1, U2, U3: STD_LOGIC;

BEGIN

na: not_gate PORT MAP (a, a_n );

nb: not_gate PORT MAP (b, b_n );

nc: not_gate PORT MAP (c, c_n );

a0: nand_4_gate PORT MAP (a_n, b, c_n, '1', U0);

a1: nand_4_gate PORT MAP (a, b_n, c_n, '1', U1);

a2: nand_4_gate PORT MAP (a, b, c, '1', U2 );

a3: nand_4_gate PORT MAP (a_n, b_n, c, '1', U3);

a4: nand_4_gate PORT MAP (U0, U1, U2, U3, y);

END structural;

Hãy cho biết chức năng của mạch này và điền vào bảng chân trị sau

Câu 18:

Cho hàm 4 biến �(� � � �) , , , = ´A(B ⨁ C)+BCD

a Thiết kế hàm F chỉ sử dụng các bộ cộng toàn phần (Full Adder), không dùng thêm cổng logic

b Thiết kế hàm F chỉ sử dụng 01 MUX � ⟶ � và các cổng logic cần thiết

c Thiết kế hàm F chỉ sử dụng 01 IC giải mã � ⟶ � (IC 74138) và các cổng logic cần thiết Câu 2: (1.5đ)

Câu 19: Thiết kế mạch đếm nối tiếp 3-bit Q2Q1Q0 (Q2: MSB) có dãy đếm như hình bên dùng SR-FF xung clock cạnh xuống, chân Preset tích cực cao và chân Clear tích cực thấp

Gợi ý: Tìm sự tương quan giữa SR-FF với D-FF

Câu 20:

Cho bộ đếm song song 3 bit Q1Q2Q3 (Q1 là MSB), với X là ngõ vào điều khiển

a Xác định ngõ vào của các FF

b Phân tích và vẽ giản đồ trạng thái của bộ đếm

c biết ý nghĩa của bộ đếm trên

Câu 21:

Thiết kế một hệ tuần tự kiểu Mealy có 2 ngõ vào (E và X) và 1 ngõ ra (Z) Biết khi E = ‘1’, thì hệ tuần tự sẽ cho ngõ ra Z bằng 1 khi chuỗi ngõ vào nhận được là “110” hoặc “1111”; còn khi E =

‘0’, thì hệ không đọc chuỗi (xem như giữ nguyên trạng thái hiện tại)

Tìm giản đồ trạng thái (hoặc bảng trạng thái) của hệ (ghi rõ ý nghĩa của từng trạng thái)

Câu 22:

Cho hệ tuần tự có giản đồ trạng thái (graph trạng thái) như hình vẽ Hệ có 1 ngõ vào là X, 2 ngõ

ra Z1 (kiểu MOORE) và Z2 (kiểu MEALY) Khi có xung clock cạnh xuống thì hệ chuyển trạng thái

a Xác định trạng thái kế tiếp và vẽ xung ngõ ra Z1, Z2 theo xung ngõ vào X và Clock Biết rằng trạng thái ban đầu là S1 (1.0đ)

b Với gán trạng thái QAQB: S0 = 10, S1 = 11, S2 = 00 và S3 = 01 Thiết kế hệ trên bằng PLA và T-FF (1.5đ)

Câu 23 :

Chỉ sử dụng một mạch cộng 4 bit (74283) và các cổng logic (nếu cần) để thiết kế mạch tổ hợp có

5 ngõ vào (C, X , X , X , X ) và 4 ngõ ra (Y , Y , Y , Y ) có hoạt động như sau: 3 2 1 0 3 2 1 0

Nếu C = 0 thì Y3Y2Y1Y0 = X3X2X1X0

Nếu C = 1 thì Y3Y2Y1Y0 = bù 2 của X3X2X1X0

TrYnh bày cZch làm và v[ s\ đ] thi^t k^

Câu 24: Cho �(� � � �, , , ) = ∑(0, 5,6,7,11), thiết kế hàm F sử dụng:

a 1 MUX 4-1 và các cổng logic

b Tối đa 2 bộ giải mã 2-4 tích cực cao và các cổng logic (nếu cần)

Câu 25 :

a) Sử dụng D_FF có ngõ vào xung clock kích theo cạnh xuống, các ngõ vào Preset (Pr) và Clear (Cl) tích cực mức thấp, thiết kế bộ đếm nối tiếp (bộ đếm bất đồng bộ) 3 bit Q2Q1Q0 (với Q là 2 MSB) đếm lên đầy đủ

b Sử dụng bộ đếm ở câu a, hãy thiết kế bộ đếm có dãy đếm 5-bit (M4M3 2M M1 0M ) sau (SV có thể sử dụng thêm bộ cộng song song 4-bit 74283)

3→5→7→9→11→13→15→17→3

Câu 26:

Cho ngõ vào X và trạng thái (state) ban đầu như hình vẽ Khảo sát trạng thái kế tiếp và hoàn thành xung

ngõ ra Z theo xung clock với giản đồ trạng thái cho trước:

Câu 27:

Cho hệ tuần tự có giản đồ trạng thái sau (có 1 ngõ vào X, và 3 biến trạng thái Q2Q1Q0) :

a Lập bảng chuyển trạng thái và ngõ vào của từng FF (Q sử dụng JK-FF, Q sử dụng T-2 1

FF, Q sử dụng D) 0

b Dùng bìa K rút gọn và xác định biểu thức của các ngõ vào FF (1.0đ)

c Vẽ sơ đồ thiết kế bŽng các FF và cổng cần thiết (FF sử dụng xung clock cạnh lên)

Câu 28 : Cho module tst có mô tả VHDL như sau:

a Hãy cho biết chức năng của module trên

b Hoàn thành giản đồ xung sau:

Câu 29:

Thiết kế mac • h tổ hơp • co 4 ngo• ‘ va’o biểu diê“ cho 1 số co dấu bu 2 la X (=X• ’ ’ 3X2X1X0), va 2 ngo’ ‘

ra Y và Z Ngo ra Y = 1 nếu X > +6 hoặc – 7 < X < – 4 Ngõ ra Z = 1 nếu X < –5 hoặc X > +3 ‘

a Lâp • bang chân trị va rút gọn các biểu thức ở ngõ ra Y dưới dạng SOP (tổng các tích) và Z • ’ dưới dạng POS (tích các tổng) (1.5đ)

b Cài đặt Y chỉ sử dụng 1 bộ giải mã 3-8 (IC74138) và 1 cổng NAND (0.5đ)

Câu 30: Thiết kế hàm F chỉ sử dụng 1 Mux 2-1 (không dùng thêm cổng logic)

Project (Bonus _ 25%) Câu 1: Thiết kế một đồng hồ số có các chức năng sau đây

- Xem giờ, phút, giây

- Đặt tối đa 2 báo thức, và có báo động khi đúng giờ được cài đặt

- Điều chỉnh được các giá trị giờ, phút, giây

- Đo thời gian chính xác tới phần trăm giây

 Lưu ý: Các bạn phải trình bày ý tưởng thiết kế từng khối chức năng trong báo cáo và thực hiện ý tưởng đó trên hai phần khác nhau như sau:

- Proteus

- VHDL