Thí nghiệm thiết kế vi mạch số

 Thí Nghiệm Thiết Kế Vi Mạch Số Nguyễn Minh Hiếu 3.3 THỰC HIỆN CHARACTERIZATION Trong phần này, ta sẽ thực hiện characterization cho tấ ả các cổng đã thực hiện layout ở phần t ctrên..

 

 Thí Nghiệm Thiết Kế Vi Mạch Số Nguyễn Minh Hiếu 



Thực hiện v l i dạng sóng Vout ẽ ạ



1.3 THỰC HIÊN MÔ PHỎNG ĐÁP ỨNG TRANSIENT

Sử dụng ADE L th c hi n mô phỏng theo thời gian (mô phỏng transient) ự ệ để ể ki m tra hoạt

động theo b ng s th t c a cổng NOT, k t qu sẽả ự ậ ủ ế ả thu được d ng sóng nh hình bên dưới, ạ ưcùng với các thiết lập cho mạch testbench ở bảng 3-2 Tương t cho các trường h p ki m ự ợ ểtra hoạt động cho các cổng khác có nhiều chân ngõ vào hơn thì ta chỉ vi c thêm các nguồn ệxung vào với các thông số thiế ật l p giống nh trong trường h p này và ch khác giá tr chu ư ợ ỉ ị

 Thí Nghiệm Thi ết Kế Vi Mạ ch S ố Nguyễn Minh Hiếu 

Switching Power  2E 24‐ 



- Hoàn thành stick diagram 

 

- Hoàn thành layout của cổng NOT 







 Thí Nghiệm Thiết Kế Vi Mạch Số Nguyễn Minh Hiếu 

Sử dụng ADEL để th c hi n mô ph ng áp ứự ệ ỏ đ ng DC c a c ng NAND2, th c hiên c p tín ủ ổ ự ấ

hiệu input dạng xung RAMP tầm đ ện áp thay đổi từ 0 n 1V và khi đế ảo sát đáp ứng ngõ ra 



Thực hiện v l i dạng song Vout ẽ ạ

 Thí Nghiệm Thi ết Kế Vi Mạ ch S ố Nguyễn Minh Hiếu 



Figure1V1=0V



Figure2V1=0.6V

Có nhận xét gì v dạng song này từ đó giải thích hoạt độề ng của mạch? 

Sử dụng ADE L để kiểm tra hoạt động của cổng NAND2 với các thiết lập cho mạch testbench như sau: Vdd= 1 V, Cload = 1f , Vpulse cho ngõ vào A (voltage 1 = 0 V, voltage 2 = 

1 V, delay = 0 ns, rise time = fall time = 1 ps, pulse width = 1 ns, period = 2 ns), Vpulse cho ngõ vào B (voltage 1 = 0 V, voltage 2 = 1 V, delay = 0 ns, rise time = fall time = 1 ps, pulse width = 2.5 ns, period = 5 ns) và thời gian mô phỏng transient là 8 ns Mạch Testbench: 



 Thí Nghiệm Thi ết Kế Vi Mạ ch S ố Nguyễn Minh Hiếu 

Hình 2-5 M ạch kiểm tra hoạt độ ng c ủa cổng NAND2

2.4 THIẾT KẾ LAYOUT CỔNG NAND2



Figure4StickDiagramcổngNAND2

 Thí Nghiệm Thi ết Kế Vi Mạ ch S ố Nguyễn Minh Hiếu 



Figure6.TransisentReponsecổngNOR2



 Thí Nghiệm Thiết Kế Vi Mạch Số Nguyễn Minh Hiếu 

Bảng 3-22 Bảng giá trị kích thước của NMOS và PMOS 

3.2 KIỂM TRA ĐÁP ỨNG TRANSIENT

Sử dụng ADE L để ể ki m tra ho t ạ động của c ng DFFNEG v i các thi t lập cho m ch testbench ổ ớ ế ạnhư sau: Vdd= 1 V, Cload = 1 f , Vpulse cho ngõ vào D (voltage 1 = 0 V, voltage 2 = 

1V, delay = 0 ns, rise time = fall time = 1 ps, pulse width = 2 ns, period = 4 ns), Vpulse cho ngõ vào CLK (voltage 1 = 0 V, voltage 2 = 1 V, delay = 0 ns, rise time = fall time = 1 ps,

pulse width = 1 ns, period = 2 ns) và thời gian mô phỏng transient là 20 ns Mạch testbench

và kết quả dạng sóng thu được như hình dưới đây: 

 Thí Nghiệm Thiết Kế Vi Mạch Số Nguyễn Minh Hiếu 

3.3 THỰC HIỆN CHARACTERIZATION

Trong phần này, ta sẽ thực hiện characterization cho tấ ả các cổng đã thực hiện layout ở phần t ctrên Các đại lượng cần thực hiện trong bước characterization đó là: cell rise delay, cell fall delay, rise transistion, fall transistion, rise power, fall power, leakage power và input capacitance 

Để thực hi n characterization lu n v n s s d ng OCEAN script và công cụ Calculator của ệ ậ ă ẽ ử ụphần mềm Cadence Tất cả các cổng trong thư ện sẽ được dùng chung giá trị tụ đ ệ vi i n là 2 fF, 5

fF, 6 fF, 7 fF, 8 fF, 9 fF, 9.5 fF và giá trị thời gian lên (rise time), thời gian xuống (fall time) c a ngu n ủ ồxung ở các ngõ vào của cổng là 0.01 ns, 0.02 ns, 0.04 ns, 0.06 ns, 0.08 ns, 0.09 ns, 0.095ns 

Khi sử dụng OCEAN script để đo cell rise delay, cell fall delay, rise transistion, fall transistion, rise power, fall power của cổng thì OCEAN script sẽ chạy 7x7 lần và cho ra bảng 7x7 giá trị đúng với format của file LIB mong muốn tạo ra Đặc biệ đốt, i với trường hợp o rise power và fall power cho các đchân ở ngõ vào, giá trị này chỉ phụ thuộc vào rise time, fall time của ngu n xung nên chỉ ử ụồ s d ng giá trị rise time, fall time ở trên mà không sử dụng giá tr tụ ị Vì v y ta s thu được k t qu công su t ở ậ ẽ ế ả ấtừng trường hợp và cho ra bảng 1x7 giá trị 

Sử dụng công cụ Calculator để đo Input capacitance và Leakage power, lý do không sử ụ d ng script để

đo bỡi vì đây ch là một giá tr c n tìm và script thường dùng ỉ ị ầ để đ o một dãy các giá tr như thời gian tr , ị ễcông suất dynamic,… 

Tất cả các mô phỏng cho việc đo này đều là mô phỏng Post-Layout, không phải là mô ph ng Pre-ỏLayout Phần dưới đây sẽ trình bày chi tiết hơn về các đạ ượng cần đo nói trên, cũi l ng nh là các hàm ưtrong phần m m để s dề ử ụng tính toán 

3.2.1 Cell rise delay và Cell fall delay

Cell rise delay: là khoảng thời gian tính từ 70% giá trị đ ệi n áp của VDD tại cạnh lên đầu tiên ở ngõ ra và 70% giá trị điện áp của VDD tại cạnh xuống đầu tiên ở ngõ vào nếu cổng mà chúng ta đang xét thuộc loại “negative_unate” Đối với trường hợp cổng đang xét là “positive_unate” thì giá tr cell rise ịdelay được định nghĩa là kho ng thả ời gian tính từ 70% giá tr c a VDD t i c nh lên ị ủ ạ ạ đầu tiên ngõ ra và ở30% giá trị của VDD tại cạnh lên đầu tiên ở ngõ vào Hình 3-105 và 3-106 dưới đây minh h a khái niệm ọthời gian này 



Hình 3-6 Cell rise delay khi xét trường hợp negative_unate của cổng 



ở ngõ ra và 70% giá trị điện áp c a VDD t i c nh xuống ủ ạ ạ đầu tiên ngõ vào Hình 3-107 và 3- ở

108 dưới đây minh họa khái niệm thời gian này 



Hình 3-8 Cell fall delay khi xét trường h ợp negative_unate củ a c ổng 





 Thí Nghiệm Thiết Kế Vi Mạch Số Nguyễn Minh Hiếu 

Hình 3-9 Cell fall delay khi xét trường h ợp positive_unate củ a c ổng 

3.2.2 Rise transistion và Fall transistion

Rise transistion: hay còn gọi là thời gian lên, trong phần characterization xét thời gian lên ở ngõ ra của cổng Tại cạnh lên ở ngõ ra, giá trị thời gian này khoảng thời gian giữa 90% giá trị đi n áp cệ ủa VDD và 10% giá trị điện áp của VDD 





Hình 3-10 Rise transistion 



Fall transistion: hay còn gọi là thời gian xuống, tương t nhự ư thời gian lên, giá trị này

là khoảng thời gian giữa 90% giá trị của VDD và 10% giá trị ủ c a VDD Tuy nhiên giá tr này ịđược tính ở c nh xuạ ống c a ngõ ra ủ 

Hình 3-11 Fall transistion 



3.2.3 Rise power và Fall power

Thực hiệ đn o hai công suất này ở các chân ngõ vào và của cổng Khái niệm dưới đây xét trường hợp công suất của cổng, trường h p ợ ở ngõ vào được thực hiệ ương t n t ự 

Rise power: là công xuất của cổng được tính trong khoảng thời gian ngõ ra rising tức là chuyển t m c thấp lên m c cao (0 V ừ ứ ứ  VDD) 

Fall power: là công xuất của cổng được tính trong kho ng thời gian ngõ ra falling t c là ả ứchuyển t m c cao xuống mức thấp (VDD  0 V) ừ ứ 

Sử dụng hàm tính tích phân “integ” của công cụ Calculator vào OCEAN script để tính công suất này Công thức tính tổng quát như sau: 

 Thí Nghiệm Thiết Kế Vi Mạch Số Nguyễn Minh Hiếu 

0.01  1.07019  2.02345  3.14309  3.42903  3.72412  3.814144 4.12353 0.02  1.08378  2.05123  4.21354  4.42345  4.62144  4.80982  5.20024  0.04  1.19243  2.13246  5.36245  5.51235  5.35435  5.98747  6.19832  0.06  1.25533  2.18345  6.35242 6.52345  6.67078  6.90234  7.19823  0.08  1.38094  2.25986  6.63134  6.92343  7.10987  7.47592  7.93249  0.09  1.460832 2.34608 7.35223  7.40989  7.50896  8.29034  8.50243  0.095  1.586432 2.40856 8.15342 8.29905  8.48908  9.18773  9.49823 

Bảng 3-16 Fall transistion của cổng DFF (ns)



 2  5  6  7  8  9  9.5  

0.01  45.48E-12  93.42 E-12  109.3 E-12  121.4 E-12  134.6 E-12 151.8 E-12 164.3 E-12   0.02  45.52E-12  94.95E-12  111.1E-12 124.3 E-12  135.2 E-12  152.5 E-12 164.9E-12 0.04  45.55E-12  95.12 E-12  111.4 E-12 124.7 E-12 135.8 E-12    153.2 E-12 165.6 E-12  0.06  46.23E-12  95.43 E-12 112.1 E-12 125.4 E-12 136.5 E-12 153.9 E-12 166.4 E-12 0.08  46.63E-12  96.14 E-12 112.8 E-12 125.9 E-12 137.3 E-12 154.6 E-12 167.7 E-12 0.09  47.14E-12  96.76 E-12  113.4 E-12 126.5 E-12   138.1 E-12 155.2 E-12 168.5 E-12   0.095  47.52E-12  97.53 E-12  114.2 E-12 127.1 E-12 139.4 E-12 155.8 E-12     169.6E-12





 Thí Nghiệm Thi ết Kế Vi Mạ ch S ố Nguyễn Minh Hiếu 

THIẾT KẾ VÀ LAYOUT MẠCH SDRAM



Figure8SDRAMlayout



Figure9SDRAMDRC

 Thí Nghiệm Thi ết Kế Vi Mạ ch S ố Nguyễn Minh Hiếu 

 Thí Nghiệm Thi ết Kế Vi Mạ ch S ố Nguyễn Minh Hiếu 

 Thí Nghiệm Thi ết Kế Vi Mạ ch S ố Nguyễn Minh Hiếu 

 Thí Nghiệm Thi ết Kế Vi Mạ ch S ố Nguyễn Minh Hiếu 