BÁO CÁO TIỂU LUẬN MÔN THIẾT KẾ VI MẠCH SỐ ĐỀ TÀI TÌM HIỂU CÔNG NGHỆ MỚI CỦA CARBON NANOTUBE TRANSISTER VÀ LỢI ÍCH ĐỐI VỚI DIGITAL VLSI

BÁO CÁO TIỂU LUẬN MÔN THIẾT KẾ VI MẠCH SỐ ĐỀ TÀI TÌM HIỂU CÔNG NGHỆ MỚI CỦA CARBON NANOTUBE TRANSISTER VÀ LỢI ÍCH ĐỐI VỚI DIGITAL VLSI

ĐẠI HỌC QUỐC GIA THÀNH PHỐ HỒ CHÍ MINH

TRƯỜNG ĐẠI HỌC BÁCH KHOA

- -KHOA ĐIỆN – ĐIỆN TỬ

BÁO CÁO TIỂU LUẬN MÔN THIẾT KẾ VI MẠCH SỐ

ĐỀ TÀI:

TÌM HIỂU CÔNG NGHỆ MỚI CỦA CARBON

NANOTUBE TRANSISTER VÀ LỢI ÍCH ĐỐI VỚI

Tp Hồ Chí Minh, tháng 8, năm 2021

Mục Lục

Danh sách hình vẽ 3

Danh sách bảng 3

1 Giới thiệu 4

1.1 Tổng quan: 4

1.2 Lịch sử ra đời của CNTs: 5

1.3 Carbon nanotube field – effect transistor (CNTFET): 6

2 Bóng bán dẫn ống nano carbon thu nhỏ đến 40 nanomet 8

2.1 Giới thiệu 8

2.2 Đặc tính điện 11

3 Thu nhỏ cổng Carbon nanotube complementary transistor xuống chiều dài 5nm 17

3.1 Giới thiệu 17

3.2 Cấu trúc và hiệu suất của CNT CMOS FET 10nm 18

3.3 Cấu trúc và hiệu suất của CNT FETs 5-nm 21

3.4 Đo điểm chuẩn CNT CMOS FET 24

4 Lợi ích của Carbon nanotube transistor đối với Digital VLSI 30

4.1 Giới thiệu 30

4.2 Kết quả so sánh hiệu quả năng lượng 31

4.2.1 Kết quả của công nghệ nút 7nm 31

4.2.2 Kết quả công nghệ nút 5nm 33

4.3 Lợi ích về hiệu quả năng lượng cho CNFET 33

5 Kết luận 38

Danh sách hình

Hình 1.1 Cấu trúc của kim cương 4

Hình 1.2 Cấu trúc của graphit 4

Hình 1 3 Cấu trúc cơ bản của các Fullerense: a) C60; b) C70; c) C80 5

Hình 1.4 Các dạng cấu trúc của CNTs: a) SWCNT; b) MWCNTs; c) bó SWCNTs 6

Y Hình 2.1 Hình ảnh minh họa và kính hiển vi điện tử của các bóng bán dẫn s-CNT riêng lẻ có tỷ lệ cực lớn 9

Hình 2 2 Các đặc tính điện của bóng bán dẫn s-CNT riêng lẻ được mở rộng đến dấu chân thiết bị 40 nm 12

Hình 2 3 Giản đồ, ảnh hiển vi điện tử và các tính chất điện của các bóng bán dẫn hiệu suất cao được chia tỷ lệ được xây dựng trên s-CNTarrays 13

Hình 3.1 Cấu trúc và hiệu suất của CNT CMOS FET 10nm 19

Hình 3.2 Cấu trúc và hiệu suất của CNT FETs 5-nm 22

Hình 3.3 Đo điểm chuẩn CNT CMOS FET trong công trình này với CNT FETs và Si CMOS FETs đã được xuất bản 24

Hình 3.4 Thu nhỏ chiều dài tiếp xúc của CNT CMOS FETs 27

Hình 4.1 Các công nghệ FET 31

Hình 4.2 Năng lượng lõi của bộ xử lý OpenSPARC T2 so với tần số xung nhịp trên các công nghệ

FET: nút 7 nm 32

Hình 4.3 Năng lượng lõi của bộ xử lý 32 bit so với tần số xung nhịp trên các công nghệ FET: nút 5 nm 33

Hình 4.4 Các ưu điểm chính của công nghệ CNFET 35

Danh sách bảng Bảng 1 So sánh các chỉ số của các FET khác nhau và các giới hạn lý thuyết 26

Bảng 2 Bảng số liệu của thí nghiệm nút 7nm 36

Bảng 3 Bảng số liệu của thí nghiệm nút 5nm 37

1 Giới thiệu

1.1 Tổng quan:

- Thế giới hiện giờ đang phát triển với một tốc độ chóng mặt Đi kèm với nó là

những công nghệ tiên tiến, mạnh mẽ ra đời khiến cho cuộc sống của chúng ta được thoải mái hơn

- Bên cạnh công nghệ sản xuất transistor với các chất bán dẫn Si, Ga, … thì cũng

có công nghệ sản xuất transistor với ống nano carbon (CNTs: carbon nanotube) Với sự phát triển của các công nghệ CNT transistor đã có những bước tiến lớn Sau đây là ba công nghệ tiên tiến nhất nói về CNT transistor Nhưng trước hết ta

đi qua sơ lược về CNTs

1.2 Lịch sử ra đời của CNTs:

Hình 1.1 Cấu trúc của kim cương Hình 1.2 Cấu trúc của graphit

- Đến năm 1985, trong khi nguyên cứu về cacbon, Kroto và đồng nghiệp đã khám

phá ra một tập hợp lớn các nguyên tử cacbon kết tinh dưới dạng phân tử có dạnghình cầu kích thước cỡ nanomet – dạng hình thù này của cacbon được gọi là Fullerense Fullerense là một lồng phân tử khép kín với các nguyên tử cacbon sắp xếp thành một mặt cầu hoặc mặt elip Fullerense được biết đến đầu tiên là

C60, có dạng hình cầu gồm 60 nguyên tử cacbon nằm ở đỉnh của khối 32 mặt tạobởi 12 ngũ giác đều và 20 lục giác đều (hình 1.3a) Năm 1990, Kratschmer đã tìm thấy trong các sản phẩm muội than tạo ra do phóng điện hồ quang giữa 2 điện cực graphite có chứa C60 và các dạng fullerense khác như C70, C80 (hình 1.3b, hình 1.3c)

- Năm 1991, khi quan sát bằng kính hiển vi điện tử truyền qua phân giải cao

(HRTEM) trên sản phẩm tạo ra do phóng điện hồ quang giữa hai cực graphit, Iijima S đã phát hiện ra các tinh thể cực nhỏ, dài bám ở các điện cực catot Đó làống nano carbon đa tường (MWCNT – Multi Wall Carbon Nanotube) (hình 1.4b) Hai năm sau, Iijima tiếp tục công bố kết quả tổng hợp ống nano carbon đơn tường (SWCNT – Single Wall Carbon Nanotube) (hình 1.4a), đó là các ống rỗng có đường kính từ 1 – 3 nm và chiều dài cỡ vài μm Vỏ của ống gồm có các m Vỏ của ống gồm có các nguyên tử carbon xếp đều đặn ở đỉnh của các hình lục giác đều

Hình 1 3 Cấu trúc cơ bản của các Fullerense: a) C60; b) C70; c) C80

a) Đơn tường b) Đa tường c) Bó ống đơn tường

- Từ những phát hiện trên mà CNT được đưa vào nguyên cứu và ứng dụng trong

nhiều lĩnh vực khác nhau Một trong số đó chính là sản xuất transistor

1.3 Carbon nanotube field – effect transistor (CNTFET):

- CNTFET là FET thay vì sử dụng Silicon làm nguyên liệu để tạo kênh thì nó sẽ

xử dụng CNT Công nghệ này được ra mắt đầu tiên vào năm 1998 và hiện giờ

có rất nhiều công nghệ phát triển nó

- Hiện nay có rất nhiều loại CNTFETs, đây là một số loại tiêu biểu:

o Back – gated CNTFETs

o Top – gated CNTFETs

o Wrap – around gate CNTFETs

o Suspended CNTFETs

Hình 1.4 Các dạng cấu trúc của CNTs: a) SWCNT; b) MWCNTs; c) bó SWCNTs

2 Bóng bán dẫn ống nano carbon thu nhỏ đến 40 nanomet.

2.1 Giới thiệu

The International Technology Roadmap for Semiconductors (ITRS) đượcchia sẻ giữa các nhà sản xuất chip, nhà cung cấp vật liệu và nhà sản xuất thiết bị [1](quá trình hóa các bóng bán dẫn logic theo tiến độ 1) đã hướng dẫn các “nút” công nghệ miniaturof, với số lượng nhỏ hơn chỉ ra các công nghệ mới hơn cho các thiết bị nhỏ hơn và nhanh hơn Các bóng bán dẫn hiệu ứng trường silicon (SiFETs) hiện đang được sản xuất ở nút 14 nm, có dấu chân bên tổng thể khoảng

90 đến 100 nm [2] nhưng chúng đã ở gần tới giới hạn tỷ lệ Lộ trình ITRS dự đoán rằng dấu chân thiết bị sẽ đạt 40 nm trong một thập kỷ kể từ bây giờ với nút

3 nm, nơi cả chiều dài cổng thiết bị (Lg) và chiều dài tiếp xúc (Lc) được giảm xuống ~ 10 nm với bộ đệm rộng ~ 5 nm ngăn cách mỗi bên của cổng khỏi nguồn điện cực [1]

Các công nghệ thay thế đang được khám phá cho công tác kỹ thuật số tiếp theo để đáp ứng các yêu cầu nghiêm ngặt này Các bóng bán dẫn dựa trên ống nano cacbon bán dẫn (s-CNTs) được coi là một trong những ứng cử viên hứa hẹn nhất [3] Độ mỏng nội tại của s-CNTs (đường kính khoảng 1 nm) cho phép kiểm soát tĩnh điện tuyệt vời để giảm thiểu sự tiêu tán điện thụ động ở trạng thái tắt và vận tốc bão hòa cao của chúng đối với các điện tử và lỗ trống cho phép các thiết bị chuyển đổi ở một tần số nhất định dưới một ổ đĩa thấp hơn nhiều điện áp (VDD), làm giảm tiêu thụ điện động Những nỗ lực nghiên cứu chuyên sâu từ cả giới học thuật và công nghiệp trong 20 năm qua đã thúc đẩy sựphát triển vượt bậc của điện tử nano dựa trên ống nano carbon, dẫn đến các cuộctrình diễn quan trọng, bao gồm các thiết bị có hình học toàn cổng lý tưởng, sử dụng logic bổ sung quy trình bán dẫn tiêu chuẩn [4], sản xuất hàng loạt hơn 10.000 bóng bán dẫn s-CNT riêng lẻ và các mạch ống nano chức năng lên đến một bộ vi xử lý nguyên thủy

Những cuộc nghiên cứu trong quá khứ này đại diện cho các cột mốc quantrọng của công nghệ nhưng luôn được thực hiện trên các thiết bị lớn hơn nhiều

so với Si FET hiện tại mà không mở rộng toàn bộ bóng bán dẫn ống nano đến

dấu chân 40 nm Để đánh giá khả năng mở rộng của bóng bán dẫn s-CNT trong thí nghiệm, người ta đã đạt được tiến bộ lớn trong việc giảm một thành phần thiết bị quan trọng, Lg, xuống 10 và thậm chí 5 nm [5] Tuy nhiên, các thiết bị ống nano Lg dưới 10 nm hiệu suất cao trước đây sử dụng nguồn dài từ 100 đến

200 nm và các tiếp điểm thoát chồng lên nhau với s-CNT để đạt được điện trở tiếp xúc thấp Đang kết nối các đầu mở của s-CNTs đến các tiếp điểm molypden

có thể cho phép giảm Lc xuống 10 nm mà không làm tăng điện trở [6] Tuy nhiên, quy trình đó yêu cầu ở 850 ° C, điều này không tương thích với việc chế tạo các kênh dưới 60 nm do thiếu độ ổn định cấu trúc cần thiết cho ngay cả các kim loại chịu lửa như molypden ở nhiệt độ cao như vậy [6] Màng coban hoặc niken tinh khiết có thể tạo thành các tiếp điểm liên kết cuối với các ống nano riêng lẻ thưa thớt ở 400 ° đến 600 ° C thông qua quá trình hòa tan carbon [7] Tuy nhiên, nhiệt độ nóng chảy thấp hơn nhiều của chúng đã giới hạn Lc nhỏ nhất có thể đạt được là 30 nm và Lg đến 60 nm vì tính ổn định cấu trúc kém ngay cả ở những nhiệt độ này [7] Không có quy trình nào được báo cáo thậm chí có khả năng đáp ứng dấu chân 40 nm cực kỳ quy mô Hơn nữa, các nghiên cứu về khả năng mở rộng kích thước thiết bị trước đây chỉ tập trung vào các bóng bán dẫn được xây dựng trên các ống nano riêng lẻ Một công nghệ thực tế yêu cầu các mảng s-CNTs hoạt động cùng nhau để cung cấp đủ dòng điện cho ổ đĩa Do đó, các yêu cầu về hiệu suất cuối cùng vượt xa bất cứ điều gì đã được chứng minh cho đến nay

Một bóng bán dẫn s-CNT kênh p hiệu suất cao hoàn chỉnh được mở rộng đến dấu chân 40 nm, theo yêu cầu của nút công nghệ 3 nm và hơn thế nữa cấu trúc cổng trên đã được sử dụng cùng với các điểm tiếp xúc ở đầu cuối được hìnhthành bằng quy trình nhiệt độ thấp (650 ° C) Tính ưu việt về hiệu suất chuẩn hóa theo độ cao của các bóng bán dẫn s-CNT đơn lẻ ở kích thước này được so sánh với các công nghệ silicon hiện đại Hơn nữa, việc chế tạo nhiều thiết bị mảng ống nano hiệu suất cao phù hợp với công nghệ hơn có cùng dấu chân, sử dụng nguồn s-CNT có độ tinh khiết cao, tự lắp ráp để đóng gói các ống nano thành các mảng căn chỉnh có độ phủ bề mặt đầy đủ và các tiếp điểm ngoại quan

có điện trở thấp Các bóng bán dẫn mảng s-CNT này thể hiện dòng điện trạng thái bão hòa cao trên 1,2 mA m-1 và độ dẫn điện trên 2 mS m-1, vượt quá độ dẫn của các thiết bị silicon cạnh tranh tốt nhất khi chúng được đánh giá theo cùng một cổng quá tải và khuynh hướng xả nguồn (VDS), không có bất kỳ chuẩn hóa nào

Sơ đồ cấu trúc của bóng bán dẫn được hiển thị trong Hình 1A và thiết bị thực tế được hiển thị trong hình hiển vi điện tử truyền qua mặt cắt (TEM) trong

Hình 1B Dấu chân tổng thể của bóng bán dẫn được giới hạn bởi không gian củarãnh SiO2, theo cách tương tự như khoảng cách giữa các cạnh của hai vias tiếp xúc lân cận trong Si FETs, chỉ 40 nm khi được đo từ đáy rãnh ở đó ~ 1 -nmthicks-CNT cư trú và kết nối với nguồn [8] Các điện cực kéo dài trên đỉnh đó có thể được coi là một phần của các kết nối cục bộ, mà sự hiện diện của chúng không ảnh hưởng đến việc đánh giá khả năng mở rộng của thiết bị ở cấp độ bóng bán dẫn riêng lẻ Một s-CNT đơn lẻ, nằm trên lớp oxit nhiệt dày 20 nm được nuôi cấy trên tấm cán silicon, được liên kết cuối với nguồn rộng 10 nm và thoát ra các tiếp điểm hợp kim Co-Mo bằng phản ứng hình thành cacbua rắn

Hình 2.1 Hình ảnh minh họa và kính hiển vi điện tử của các bóng bán dẫn s-CNT riêng lẻ có tỷ lệ cực

C: Ảnh SEM của hai bộ bóng bán dẫn được thực hiện trên một s-CNT duy nhất với dấu chân thiết bị tổng thể của chúng là 40 nm (hình ảnh phóng đại cũng được hiển thị trong khung dưới cùng) và 85 nm được xác định bởi không gian của rãnh SiO2 Cổng kim loại (vàng) và các điện cực source-drain (đỏ sẫm), các thanh oxit (lục lam đậm) và chất nền với s-CNT (xanh lục) được tô màu để làm nổi bật từng thành phần.

Việc áp dụng các tiếp điểm ngoại quan cho phép giảm thêm Lc để tạo ra các bóng bán dẫn thậm chí còn nhỏ hơn mà không ảnh hưởng đến hiệu suất Cobalt ở đây rõ ràng đóng vai trò như một chất xúc tác, làm giảm nhiệt độ phản ứng xuống

200 ° C so với Mo nguyên chất [6] Nhiệt độ phản ứng giảm đáng kể như vậy cho phép các tiếp điểm cuối hình thành trong khi vẫn duy trì tính toàn vẹn cấu trúc của các khoảng trống dưới 20 nm giữa điện cực nguồn và điện cực cống Màng Al2O3 dày 5 nm lắng đọng phù hợp trên cùng bởi sự lắng đọng lớp nguyên tử (ALD) xác định cả độ dày của cổng oxit (tox) và chiều rộng của miếng đệm (Wsp); hồ sơ của

nó xác định Lg, là 11 nm (Hình 1B) Các thiết bị có các thành phần đơn lẻ nhỏ hơn kích thước ~ 10 nm cho mỗi thành phần thiết bị quan trọng trong bóng bán dẫn đã được chế tạo trên nhiều vật liệu khác nhau, nhưng tổng thể thiết bị của chúng đều lớn hơn nhiều so với 40 nm, với xung quanh đáng kể phần cứng, bao gồm cả các tiếp điểm kim loại mở rộng hoặc thậm chí quét các đầu dò của kính hiển vi đào hầm Hình ảnh hiển vi điện tử quét từ trên xuống (SEM) của một nhóm các thiết bị như vậy (Hình 1C) minh họa độ thẳng của s-CNT và sự liên kết tốt của nó với cấu trúc thiết bị, đảm bảo hình học thiết bị được xác định chính xác Mỗi nhóm chứa hai

bộ bóng bán dẫn có Lg khác nhau được chế tạo trên cùng một s-CNT để tránh các biến thể do đường kính ống nano gây ra Lg cho các thiết bị trong một bộ được tạo

ra có chủ ý lớn [55 thay vì 11 nm] để kiểm tra tỷ lệ với Lg

2.2 Đặc tính điện

Đường cong ngưỡng phụ của hai thiết bị có Lg khác nhau được so sánh trong Hình 2A, với chuyển giao (Hình 2B) và điện áp đầy đủ (I-V) các đặc điểm (Hình 2C) của bóng bán dẫn s-CNT 40 nm có dấu chân nhỏ hơn (Lg = 11 nm), tất cả đều có độ lệch ngược không đổi là –6 V để pha tạp tĩnh điện các vùng đệm gần các tiếp điểm Haithiết bị này thể hiện dao động dưới ngưỡng (SS) thấp nhất quán ở 85 mV dec−1, cho thấy rằng chúng vẫn miễn nhiễm với các hiệu ứng kênh ngắn với 11 nm Lg và các tiếp điểm cuối ngoại quan Chúng cũng thể hiện giá trị dòng điện I gần như giống hệt nhau trên ~ 2 mA, phản ánh sự vận chuyển bán chuẩn trong đó độ dẫn của thiết bị không phụthuộc vào Lg, ở mức VDD thấp (điện áp bộ truyền động chia sẻ VG = VDS) là 0,5 V với điện áp tắt trạng thái rò rỉ hiện tại Ioff chỉ 4 nA Trong điều kiện sai lệch này (VDD

= 0,5 V và Ioff = 4 nA), so với các thiết bị s-CNT được chế tạo với cùng Lg 10 nm nhưng Lc dài hơn 10 lần [5], Ion chỉ thấp hơn 1,5 đến 2 lần vì các tiếp điểm ngoại quangiữ cho điện trở tiếp xúc thấp ngay cả với kích thước tiếp xúc được mở rộng mạnh mẽ như vậy So với bóng bán dẫn ống nano có dấu chân nhỏ nhất trước đây với 20 nm Lg

và 20 nm Lc được xây dựng với các tiếp điểm ngoại quan bên palladium , Ion giống hệt nhau mặc dù kích thước quan trọng của thiết bị nhỏ hơn 2

Mặc dù một số báo cáo sơ bộ về các FET 7-nm-node Si và SiGe với dấu chân thiết bị ~ 60 nm đã được đưa ra, nhưng hiệu suất chính xác của chúng vẫn chưa được cung cấp [11, 12] Với kích thước thiết bị giảm gần một nửa so với các Si FET nút 10

nm, FET ống nano vẫn hoạt động với SS sắc nét tương tự (Hình 2D) Chuẩn hóa mật

độ dòng điện bằng cao độ của ống nano hiện có thể đạt được bằng cách sử dụng các mảng căn chỉnh có phạm vi bao phủ đầy đủ được lắp ráp bằng phương pháp Langmuir-Schaefer (500 ống nano trên mỗi micromet) [13] hoặc có thể đạt được bằng cách bố trí chọn lọc dựa trên quá trình tự lắp ráp có hỗ trợ hóa học bề mặt (200 ống nano trên mỗi micromet) Mặc dù thiết bị ống nano được điều khiển ở VDS thấp hơn 0,5 V, các giá trị Ion chuẩn hóa gần như (sử dụng các mảng ống được đặt) hoặc cao gần gấp đôi (sử dụng các mảng phủ đầy đủ) so với của các thiết bị Si tiên tiến dưới cùng độ lệch cổng 0,5 V và Ioff 2 mA m-1, cho thấy hứa hẹn về các bóng bán dẫn ống nano cực kỳ tỉ lệ cung cấp mật độ đóng gói thiết bị cao hơn và hiệu suất tốt hơn

Hình 2 2 Các đặc tính điện của bóng bán dẫn s-CNT riêng lẻ được mở rộng đến dấu chân thiết bị 40 nm.

A) Đặc điểm truyền của hai bóng bán dẫn s-CNT có Lc giống hệt nhau là 10 nm và Wsp là 5 nm nhưng Lg giảm từ 55 nm (hình vuông đen) xuống 11 nm (hình tròn đỏ), cho thấy sự gia tăng dòng điện tối thiểu nhưng SS gần như giống hệt nhau VDS = –0,5 V; VG được định nghĩa là phân cực cổng được đặt trên điện áp bao nhiêu để có được Ioff = –4 nA.

B) Đường cong ngưỡng phụ cho bóng bán dẫn s-CNT riêng lẻ có dấu chân 40 nm dưới độ lệch VDS thấp (–0,05 V, hình vuông đen) và cao (–0,5 V, hình tròn đỏ).

C) Đặc tính đầu ra của thiết bị như trong (B) với VG thay đổi từ –0,5 V đến –0,1 V theo bước 0,1

V từ trên xuống dưới.

D) Bóng bán dẫn s-CNT 40-nm-footprint chuẩn hóa theo điểm chuẩn đo điểm chuẩn được chia tỷ

lệ cho nút công nghệ 3 nm và vượt ra ngoài phân cực dưới –0,5 V VDS (đường liền nét màu đen cho 2 nm và đường đứt nét cho 5 nm s-CNTpitch , tương ứng) so với nút Si FinFET 10 nm dưới –0,75 V VDS (đường chấm màu đỏ) , FDSOI FET nút 14-nm dưới –0,8 V VDS (đường chấm màu xanh lá cây) , và dây nano 10-nm-nút Si FET với cấu hình toàn cổng dưới –1 V VDS (đường chấm màu xanh lam).

Dự tính hiệu suất dựa trên các bóng bán dẫn s-CNT đơn lẻ như trong Hình 2D

là các chỉ số có giá trị, nhưng hiệu suất của các thiết bị được xây dựng trên các mảng thực tế có thể bị ảnh hưởng bởi các biến thể ống nano và các yếu tố khác bao gồm tương tác Coulomb và sàng lọc giữa các s- CNTs [14] Chế tạo và đo lường các thiết bị s-CNT-array thực tế trong đó các s-CNT có độ tinh khiết cao được lắp ráp từ dung dịch thành các mảng được căn chỉnh đầy đủ có trật tự [13] Các mảng này sau đó được tích hợp vào các bóng bán dẫn có nắp đáy với các tiếp điểm ngoại quan Co-Mo và dấu chân thiết bị tổng thể vẫn còn giới hạn ở 40 nm (Hình 3A) Đốivới các thiết bị mảng, việc bao gồm 50% nguyên tử Mo là đặc biệt quan trọng đối với việc hình thành các tiếp điểm cuối Cả coban và niken đều không tạo thành pha cacbua ổn định hoặc có đủ khả năng hòa tan cacbon để tiêu thụ hoàn toàn các mảngống nano bên dưới [7] Điện môi cổng là HfO2 dày 3 nm, trong khi các tấm đệm thăm dò nằm trên oxit trường dày hơn nhiều (Hình 3B) Cấu trúc cổng đáy được sử dụng ở đây để tránh chức năng hóa bổ sung của các ống nano cần thiết để phát triểncác ôxít chất lượng cao bởi ALD trên bề mặt carbon được bao phủ hoàn toàn Chiềurộng của mỗi thiết bị được tạo mẫu là 50 nm (Hình 3C)

Hình 2 3 Giản đồ, ảnh hiển vi điện tử và các tính chất điện của các bóng bán dẫn hiệu suất cao được chia tỷ lệ được xây

dựng trên s-CNTarrays

(A) Sơ đồ thể hiện một bóng bán dẫn dãy s-CNT được thu nhỏ thành dấu chân thiết bị 40 nm với kênh nằm trên cổng sau HfO2 / Si 3 nm và các tấm đệm thăm dò trên ôxit trường SiNx / 20 nm SiO2 10 nm

(B và C) Ảnh hiển vi SEM dưới độ phóng đại thấp (B) để hiển thị cửa sổ ôxít trường và độ phóng đại cao (C) để làm nổi bật vùng thiết bị hoạt động.

(D) Các đặc tính truyền cho thiết bị mảng s-CNT được chia tỷ lệ được vẽ ở cả thang đo tuyến tính (ký hiệu, trục trái) và logarit (đường thẳng, trục phải) với VDS áp dụng là −0,05 V (đen) và –0,5 V (đỏ).

(E) Đặc tính đầu ra của cùng một thiết bị như trong (D), được đo với VGS giảm dần từ –3 V ở bước 0,5 V đến 1 V

(F) Đo điểm chuẩn của bóng bán dẫn mảng s-CNT được chia tỷ lệ (màu đen) với Si FinFET với chiều rộng vây 4 nm (đỏ) và FET dây nano Si với đường kính dây nano 5 nm (xanh lam, IDS chuẩn hóa bằng bước sóng 20 nm)

Sự kết hợp của kiểm soát tĩnh điện tốt hơn (từ điện môi cổng mỏng), mật độ CNT cực cao và các tiếp điểm ngoại quan cho phép truy cập điện trở thấp vào từng s-CNT bên trong mảng đã dẫn đến hiệu suất cao cho mảng ống nano bóng bán dẫn ngay cả với kích thước thiết bị cực kỳ hạn chế (Hình 3, D và E) Ta được Ion lên đến 0,8 mA mm-1 với 0,5 V VDS và tỷ lệ Ion / Ioff là ~ 103 Độ dẫn điện của thiết

s-bị (gm) và độ dẫn điện trên trạng thái (Gon) lần lượt cao tới 0,32 và 2,05 mS mm-1, với hiệu suất tốt của các thiết bị trên 30% hiển thị tỷ lệ bật / tắt trên 100, phản ánh mức cao độ tinh khiết của nguồn s-CNT (hình S7 [8]) Cả hai giá trị đều cao hơn balần so với giá trị của FET ống nano tốt nhất trước đây [13, 15] Hiệu suất có thể được đánh giá cao hơn nữa với hiệu suất của bóng bán dẫn silicon tiên tiến, bao gồm thiết bị vây Si và dây nano với chiều rộng vây nhỏ nhất và đường kính dây nano để đảm bảo rằng thân Si của chúng đủ mỏng (giảm hai lần so với 10 nm nút) đối với nút công nghệ 5 nm Như được thể hiện trong Hình 3F, bóng bán dẫn mảng ống nano mang lại mật độ dòng điện trên trạng thái tương tự dưới VDS thấp hơn ít nhất hai lần cho cùng một ổ đĩa quá cổng (VOV, được định nghĩa là điện áp nguồn cổng (VGS) được áp dụng trên VT, được trích xuất bằng phương pháp ngoại suy tuyến tính tiêu chuẩn)

Một thiếu sót nghiêm trọng của các thiết bị mảng là SS lớn, ~ 500 mV dec−1, dẫn đến hiệu suất dưới ngưỡng rất kém (Ioff = 20 mA mm − 1 tại VOV = –0,2 V)

so với các bóng bán dẫn silicon hiện tại May mắn thay, nguyên nhân đã được hiểu

rõ Có sự thay đổi đáng kể của điện áp ngưỡng (VT) và SS [độ lệch chuẩn đo được lên đến 530 mV đối với VT và 260 mV dec−1 đối với SS] thường được quan sát thấyđối với các CNT riêng lẻ, phát sinh chủ yếu từ các điện tích cố định được phân phốingẫu nhiên trong cổng oxit Đối với thiết bị mảng, một vài s-CNT có SS lớn và VT thấp có thể chiếm ưu thế trong tổng thể SS của thiết bị biểu kiến và giới hạn nó ở một giá trị cao Hơn nữa, do biến thể VT, các ống nano riêng lẻ không chuyển đổi cùng một lúc; chúng chỉ có thể được bật tuần tự với sự gia tăng của VGS và quá trình này tiếp tục mở rộng việc chuyển đổi giữa trạng thái trên thiết bị và trạng thái không hoạt động Hai hiệu ứng này giới hạn SS cho các thiết bị mảng hiện tại đến ~

400 mV Dec-1

Các điện tích cố định này là do sự phá hủy ôxít bởi plasma và tia X được tạo ra trong quá trình xử lý Dự đoán rằng mật độ của chúng có thể giảm đáng kể bằng cách tối ưu hóa kỹ thuật hơn nữa, bao gồm sơ đồ thụ động tốt hơn [16] và sơ đồ ngăn xếp cổng thay thế để tạo thành điện môi cổng nguyên sơ trong bước cuối cùngcủa quá trình chế tạo thiết bị [17] Mô phỏng trước đó chỉ ra rằng nếu mật độ điện tích cố định này được giảm xuống mức có thể so sánh với mức của giao diện oxit /

Si cao k điển hình, tính đồng nhất VT của các s-CNTS riêng lẻ sẽ được cải thiện

đến một mức thích hợp cho tích hợp quy mô rất lớn Mặc dù vẫn còn nhiều thách thức kỹ thuật khác, chẳng hạn như đạt được các bóng bán dẫn ống nano kênh n được thu nhỏ và hoạt động tương đối thông qua pha tạp hóa lý đã phát triển trước đây [7] hoặc các phương pháp tiếp cận khác và hình thành các mảng của các thiết bịống nano cực kỳ tỷ lệ như vậy với sân cổng tiếp xúc 30 nm và nguồn chia sẻ / các tiếp điểm thoát nước, người ta đã chứng minh rằng các bóng bán dẫn s-CNT thực

sự có thể được chế tạo với kích thước và hiệu suất khiến chúng trở thành một ứng

cử viên thuyết phục cho sự kế thừa của Si FET thông thường

3 Thu nhỏ cổng Carbon nanotube complementary transistor

xuống chiều dài 5nm.

3.1 Giới thiệu

Carbon nanotube field-effect transistors (CNT FETs) với chiều dài cổng là 5nm

có thể được sản xuất và thể hiện tốt hơn MOSFET ở cùng một kích thước như vậy Xuhướng nguyên cứu để giảm kích thước các thiết bị carbon nanotube (CNT-baseddevices) sử dụng lưới graphene chính là các CNT-based devices này có thể hoạt độngnhanh hơn với điện áp cung cấp thấp hơn và với độ dóc ngưỡng phụ nhỏ hơn (SS).5nm CNT FETs đã đạt đến giới hạn lượng tử của FETs bằng cách chỉ sử dụng mộtelectron cho mỗi lần chuyển trạng thái hoạt động Thêm vào đó chiều dài của đườngnối cực S và D của thiết bị CNT CMOS được giảm xuống 25nm và một bộ đảo CMOSchỉ có kích thước tổng cộng là 240nm

Công nghệ silicon complementary metal-oxide semiconductor (CMOS) sẽ sớmđạt đến giới hạn của nó khi sử dụng công nghệ dưới 10nm Semiconducting single –wall carbon nanotube (s – SWCNT) – based field – effect transistors (FETs) đã đượcxem xét cho công nghệ dưới 10nm vì kích thước nano của chúng, tính linh động cao và

độ ổn định tốt, vì thế nó cung cấp các tính năng mở rộng và cải thiện hiệu suất nhiềuhơn là CMOS FETs dựa vào nguyên tố Si và các nguyên tố bán dẫn khác (Ge, InGaAsvới cùng kích thước) Carbon nanotube dựa trên CMOS FETs (CNT CMOS FET) đãđược sản xuất và cho thấy những ưu điểm nhất định so với Si CMOS FETs với chiềudài kênh là 50nm và được giảm xuống thành 20nm sử dụng cấu trúc gate – all – aroundmặc dù hiệu suất còn bị hạn chế Hơn nữa, khả năng thu nhỏ tuyệt vời này đã được thểhiện qua với kết quả là 9nm cho p-type FETs với cấu trúc đơn giản back – gate Tuynhiên, CNT CMOS FETs dưới 10nm vẫn chưa có bài báo nào và không có lợi thế hiệusuất nào được thể hiện so với công nghệ Si CMOS FET dưới 10nm tiên tiến nhất Mặc

dù hiệu suất tối đa của CNT CMOS FETs đã được kiểm chứng và đánh giá, các nguyêncứu dành cho kết quả này chủ yếu dựa trên lý thuyết mô phỏng hoặc kết quả thựcnghiệm thu được khi so với các thiết bị lớn hơn

Sau đây là việc sản xuất CNT CMOS FETs với hiệu suất cao với chiều dài cổngđược thu nhỏ dưới 10nm sử dụng quy trình không pha tạp chất và cấu trúc top – gate,đồng thời khám phá hành vi thu nhỏ và tiềm năng của CNT FETs Các CNT CMOSFET cho thấy hiệu suất nội tại cao hơn với năng lượng tiêu thụ thấp hơn Si CMOSFETs với cùng chiều dài cổng nhưng với điện áp cung cấp thấp hơn (Vdd) Tại chiều dàicổng là 5nm, mặc dù với hiệu suất tốt ở chế độ ON có thể được chế tạo với các tiếpđiểm kim loại thông thường, thì ở chế độ OFF hiệu suất không được tốt lắm Do đó,CNT FETs sử dụng lưới graphene và cho ra kết quả là đặc tính dòng điện ở chế độ ON

bị giảm một chút nhưng bù lại đó là cải thiện được rất nhiều hiệu suất ở trạng thái OFF

Sau đó ta thu nhỏ chiều dài tiếp xúc của CNT CMOS FETs và cho ra bộ đảo CMOSvới kích thước là 240nm nhỏ hơn so với Si ở công nghệ nút 22nm Kết quả này chothấy rằng công nghệ CNT CMOS có thể mang lại cho FET với hiệu suất tiệm cận vớihiệu suất của một công tắc nhị phân với các giới hạn do nhiệt động lực học và cơ họclượng tử áp đặt

3.2 Cấu trúc và hiệu suất của CNT CMOS FET 10nm

Để khám phá giới hạn cho việc thu nhỏ CNT FETs, ta sử dụng các s-SWCNTsriêng lẻ để tạo FETs Mặc dù loại kim loại này không phù hợp cho việc xây dựng mạchtích hợp ở quy mô lớn, tuy nhiên nó được xác định rõ ràng và thích hợp nhất cho việckhám phá giới hạn thu nhỏ cho CNT FETs vì thiết bị này có các chiều dài kênh khácnhưng nhưng thông số vật liệu giống hết nhau có thể được tạo ra trên cùng một s –SWCNT Một cách tiếp cận khác được sử dụng cho việc khám phá giới hạn thu nhỏchiều dài cổng và chiều dài tiếp xúc Chúng ta sử dụng quy trình không pha tạp chất đểtạo ra conplementary FETs với các s – SWCNTs được chọn trước với cấu trúc top –gate Cấu trúc và quy trình chế tạo của CNT CMOS FETs đã được chế tạo trong hình 1với ba hình ảnh hiển vị điện tử truyền qua cắt ngang (TEM) (Hình 1A) thể hiện FETloại p, FET loại n và cấu trúc ngăn xếp cổng của thiết bị này Các đặc tính truyền (hình1B) và đầu ra (hình 1C) được hiển thị cho một cặp CMOS FET 10 nm được chế tạotrên cùng một s-SWCNT Độ dốc dưới ngưỡng (SS: subthreshold slope) là 70mV/decade đã đạt được đối với cả FET loại n và loại p [yêu cầu đối với SS nhỏ hơn 80mV/decade đối với thiết bị Si CMOS thương mại] và thấp hơn nhiều so với báo cáoCNT FET loại p kênh ngắn trước đây [lớn hơn 90 mV/decade đối với p-FET 9 nm],cho thấy khả năng kiểm soát cổng tuyệt vời từ cổng trên cùng trên kênh CNT 10 nmbên dưới cổng Khả năng kiểm soát điện thế tĩnh điện trong kênh dẫn trong thiết bịđược kích hoạt bởi thân siêu mỏng của CNT và cổng hiệu quả cao với HfO2 siêu mỏng3,5nm (Hình 1A) FET loại n và loại p trong Hình 1 thể hiện hiệu suất gần như đốixứng vì sự đối xứng về cả độ linh động và hiệu suất tiêm giữa các điện tử và lỗ trốngtrong CNTs Độ dẫn lớn cũng đạt được ở cả FETs loại p và loại n, và quan sát thấy lênđến 55 μm Vỏ của ống gồm có các S trên mỗi CNT đối với FET loại n (hình S2A), so với 45 μm Vỏ của ống gồm có các S trên mỗi CNTđối với CNT FET loại n được báo cáo trước đây [cấu trúc gate – all – around] và có thể

so sánh với cấu trúc của FET loại p có kết quả cao nhất (55 μm Vỏ của ống gồm có các S trên mỗi CNT) Ta thấyvới điện áp phân cực thấp là 0.4 V tương đương với chế độ ON thì dòng Ids khi đó cho

n – type FETs là 0.02 mA và cho p – type FETs là 0.0175 mA, cho thấy tiềm năng chocác ứng dụng công suất thấp với điện áp cung cấp thấp (0.4 V) Hiệu suất của chế độ

ON chủ yếu bắt nguồn từ các tiếp điểm ohmic hoàn hảo và được thể hiện ở độ dẫn đầu

ra cao hơn 0,5 G0 ở phân cực thấp (trong đó G0 là giới hạn lượng tử cho độ dẫn củasSWCNT) cho cả FET loại n và loại p Để đánh giá hiệu suất tương đối của CNT

CMOS FETs với các Si đồng đẳng với nó, ta so sánh đặc điểm truyền điển hình củaCNT CMOS FET với các đặc điểm truyền điển hình của 14nm và 22nm Si CMOSFETs của Intel So sánh trực tiếp giữa CNT và Si CMOS FETs được thể hiện tronghình 1C và 1D trong đó mật độ dòng điện của CNT FET được chuẩn hóa bằng cách giả

sử 125 CNTs/μm Vỏ của ống gồm có các m CNT CMOS FETs 10 nm thể hiện dòng điện ở chế độ ON cao hơnngay cả ở điện áp cung cấp nhỏ hơn nhiều so với Si CMOS FETs (0.4 V so với 0.7 –

CMOS FETs 10 nm được cấp nguồn ở 0,4 V có thể cung cấp dòng điện ở chế độ ONtương đương với dòng điện Si CMOS FET hiện đại nhất với công nghệ 14 nm đượccấp nguồn ở 0,7 V; giảm điện áp cung cấp trong khi duy trì hoặc thậm