BÁO CÁO MÔN ĐIỆN TỬ SỐPhân công công việc của nhóm 1: Câu 2: Vẽ, mô phỏng, phân tích mạch chuyển đổi mức TTL-CMOS & CMOS-TTl: D1-14 Nhiệm vụ: Tìm hiểu mạch chuyển đổi mức logic giữa hai
Trang 1BÁO CÁO MÔN ĐIỆN TỬ SỐ
Phân công công việc của nhóm 1:
Câu 2: Vẽ, mô phỏng, phân tích mạch chuyển đổi mức TTL-CMOS & CMOS-TTl: D1-14
Nhiệm vụ:
Tìm hiểu mạch chuyển đổi mức logic giữa hai loại linh kiện CMOS và TTl, nhằm phục vụ ghép nối chúng khi sử dụng cả hai loại linh kiện này trong một sơ đồ
Sơ đồ hình vẽ:
Hình D1-4: Bộ chuyển đổi mức TTL – CMOS & CMOS – TTL
Sơ đồ mô phỏng:
Trang 2Bảng kết quả mô phỏng:
Công tắc LS1 = 1
Trang 3Công tắc LS1=0
Nguyên lý hoạt động:
1 Khi LS1 = 1:
● Logic ở A = 1
● Q1 thông, logic ở B = 0
● Logic ở C = D = 1 do logic 1 đi qua 2 cổng NOT
● Logic ở E = F = 0 do logic 1 đi qua 1 cổng BUFFED và 1 cổng NOT
2 Khi LS1 = 0:
● Logic ở A = 0
● Q1 đóng, logic ở B = 1
● Logic ở C = D = 0 do logic 0 đi qua 2 cổng NOT
● Logic ở E = F = 1 do logic 0 đi qua 1 cổng BUFFed và 1 cổng NOT
Câu 4: Vẽ, mô phỏng, phân tích mạch đo công suất tiêu tán động của cổng logic CMOS : D2-2d.
*Cách làm:
Trang 4- Đặt máy phát xung CLOCK GENERATOR của thiết bị chính DTLAB ở chế độ phát với tần số 1KHZ Nối lối ra CMOS của máy phát xung với lối vào A của IC1/a
- Nối lối ra C của IC1/a với L (tụ C3 = 4.7 nF)
- Tăng tần số máy phát lên 5kHz và 10kHZ
- Thay đổi biên độ xung máy phát ở lối ra CMOS
- Quan sát lối ra C của IC1/a
*Vẽ trong Proterus:
Dạng xung lối ra IC1/a và dạng xung lối vào IC1/a:
Trang 5Vàng: Dạng xung lối ra IC1/a.
Hồng: Dạng xung lối vào IC1/a
Ta đo giá trị dòng điện và từ lối ra của IC1/a ta có thể biết được ảnh hưởng của tần số làm việc công suất tiêu tán động của CMOS
Kết luận: Khi mạch CMOS ở trạng thái tĩnh (không chuyển mạch) thì công suất tiêu tán PD của mạch rất nhỏ
Tuy nhiên PD sẽ gia tăng đáng kể khi cổng CMOS phải chuyển mạch nhanh Chẳng hạn tần số chuyển mạch là 100KHz thì PD là 10 nW, còn f=1MHz thì PD= 0,1mW Đến tần số cỡ 2 hay 3 MHz là PD của CMOS đã tương đương với PD của 74LS bên TTL, tức là mất dần đi ưu thế của mình
Lý do có điều này là vì khi chuyển mạch cả 2 transistor đều dẫn khiến dòng bị hút mạnh để cấp cho phụ tải là các điện dung (sinh ra các xung nhọn làm biên độ của dòng bị đẩy lên có khi cỡ 5mA và thời gian tồn tại khoảng 20 đến 30 ns) Tần số chuyển mạch càng lớn thì sinh ra nhiều xung nhọn làm
I càng tăng kéo theo P tăng theo P ở đây chính là công suất động lưu trữ ở điện dung tải Điện dung
ở đây bao gồm các điện dung đầu vào kết hợp của bất kỳ tải nào đang được kích thích và điện dung đầu ra riêng của thiết bị
Câu 6: Vẽ, mô phỏng, phân tích sơ đồ vi mạch logic 3 trạng thái: D2-4a, D2-4b, D2- 4c.
Hình D2-4a: Cấu trúc cổng 3 trạng thái
Nguyên lý hoạt động:
Trang 6❖ Khi công tắc SW1 nối với nguồn thì Q1 thông 🡺 D3, D4 nối đất 🡺 Q2, Q5 tắt 🡺 Q3, Q4 tắt 🡺 đèn tắt
❖ Khi công tắc SW1 nối với đất 🡺 Q1 tắt 🡺 D3, D4 tắt Khi:
- SW2, SW3 cùng nối đất 🡺 D1, D2 thông 🡺 Q5 tắt 🡺 Q2 thông, Q4 tắt 🡺 Q3 thông 🡺 đèn sáng
- SW2 nối đất, SW3 nối nguồn 🡺 D1, D2 thông 🡺 Q5 tắt 🡺 Q2 thông, Q4 tắt 🡺 Q3 thông 🡺 đèn sáng
- SW3 nối đất, SW2 nối nguồn 🡺 D1, D2 thông 🡺 Q5 tắt 🡺 Q2 thông, Q4 tắt 🡺 Q3 thông 🡺 đèn sáng
- SW2, SW3 cùng nối nguồn 🡺 D1, D2 tắt 🡺 Q5 thông 🡺 Q2 tắt 🡺 Q3 tắt 🡺 đèn tắt
Bảng chân lý:
Hình D2-4b: Vi mạch cổng 3 trạng thái
Nguyên lý hoạt động:
❖ Khi SW1 nối nguồn 🡺 đèn luôn tắt
❖ Khi SW1 nối đất thì đèn sáng khi SW2 nối nguồn và đèn tắt khi SW2 nối đất
Bảng chân lý:
Trang 70 1 1
Hình D2- 4c:
Nguyên lý hoạt động:
❖ Khi AB/AB nhận giá trị 0 thì đèn luôn tắt
❖ Khi AB/AB nhận giá trị 1
- Khi CE nhận giá trị 1 thì đèn luôn tắt
- Khi CE nhận giá trị 0 thì giá trị đầu ra sẽ bằng đầu vào
Bảng chân lý:
A0 = 1 A1 = 0 A2 = 1 A3 = 0 A4 = 1 A5 = 0 A6 = 1 A7 = 0
Trang 8Nguyên lý hoạt động:
❖ Khi AB/AB nhận giá trị 1 thì đèn luôn tắt
❖ Khi AB/AB nhận giá trị 0
- Khi CE nhận giá trị 1 thì đèn luôn tắt
- Khi CE nhận giá trị 0 thì giá trị đầu ra sẽ bằng đầu vào
Bảng chân lý:
A0 = 1 A1 = 0 A2 = 1 A3 = 0 A4 = 1 A5 = 0 A6 = 1 A7 = 0
Câu 8: Vẽ, mô phỏng, phân tích bộ đếm 2 số hạng với chỉ thị LED 7 đoạn: D3-2.
Hình D3-2
Trang 9Nguyên lý hoạt động:
● IC 74LS90: khi nối lối ra tại chân 12 với lối vào tại chân 1, ta được 1 bộ đếm thập phân với lối vào tại chân 14(CKA), lối ra là mã nhị phân tại lối ra 12-9-8-11
● Khi nối lối ra 11 của IC 74LS90(1) cho lối vào CKA của IC 74LS90(2) thì IC2 trở thành bộ đếm hàng
chục của IC1 (do CKA của 7490 là xung kích sườn xuống còn chân 11 chỉ có sườn lên khi đếm đến
8, sườn xuống khi đếm đến 10) => bộ 2 IC ghép lại tạo thành bộ đếm chia 100 với lối ra là mã BCD
● IC 74LS47: bộ giải mã có chức năng dịch mã BCD sang tín hiệu phù hợp để điều khiển led 7 đoạn, lối vào là mã BCD, lối ra là lối vào của LED 7 đoạn Bộ giải mã có lối ra tích cực mức thấp, LED 7 đoạn có anot chung
+ Đầu ra của IC 74LS90(1) đi tới lối vào IC 74LS47(1) => SEG7(1) đếm hàng đơn vị
+ Đầu ra của IC 74LS90(2) đi tới lối vào IC 74LS47(2) => SEG7(2) đếm hàng chục
Bảng thực nghiệm:
LỐI VÀO LỐI RA – MÃ BCD DỊCH CHỈ SỐ LED
Trang 100 ⭡ 0 0 0 1 0 0 0 1 11 1 1
Câu 18 Vẽ, mô phỏng, phân tích sơ đồ bộ so sánh 4bit loại vi mạch, bộ đếm với số đế đặt trước: D8-1b, D8-2.
a Bộ so sánh 2 số 4 bit
Hình D8.1b: Bộ so sánh 4bit loại vi mạch
Hình 8.5: Sơ đồ logic của bộ so sánh 4bit DM 74LS85
- Bộ so sánh 4bit được chế tạo dưới dạng IC gồm các lối vào so sánh A = a3 a2 a1
a0 và B = b3 b2 b1 b0, 3 lối vào điều khiển a > b, a = b, a < b, 3 lối ra A > B, A = B,
A < B Bảng 8-5 bảng chức năng của bộ so sánh 4 bit
+5V
1
5
LS5 6
R 1 5K1
+5V
16
+5V
1
5V+
1
LS6 7 LS7 8 LS8 13 LS13
7 A < B 15
A0 B0
4
10 9 12
11 13
14 15 1
6 A = B 14
5 A > B 13 A1
+5V
1
B1
A2 +5V 1 14 B2
LS14
15
LS15
16
LS16
8 A3
+5V
1
3
B2 A3 B3
IC4 74LS85
B1
A2
A1
AGTBOUT B0
AEQBOUT ALTBOUT ALTBIN
AEQBIN AGTBIN A0
00 0
Trang 11Bảng 8.5
- Ở 8 trường hợp đầu mạch so sánh bình thường, lần lượt so sánh từ bít cao trước Khi tất cả các bit của 2 ngõ vào đều bằng nhau thì phải xét đến logic của các ngõ vào nối chồng (được dùng khi ghép chồng nhiều IC để có số bit so sánh lớn hơn) Logic ở các ngõ vào này thực ra
là của các ngõ ra tầng so sánh các bit thấp (nếu có) Trường hợp ngõ vào nối chồng nào lên
cao thì ngõ ra tương ứng cũng lên cao Trường hợp các bít trước không so sánh được thì các
ngõ ra sau cùng đều thấp Trường hợp không có tín hiệu ngõ vào nối chồng thì tức là dữ liệu ngõ vào A và B khác nhau nên ngõ ra A < B và A> B đểu ở mức cao Vậy để mạch so sánh
đúng 4bit thì nên nối ngõ nối chống A = B ở mức cao
Từ bảng chức năng 8-5 có thể suy ra biểu thức logic của các hàm đầu ra như sau:
G = g3 + e3 g2 + e3e2 g1 + e3e2e1g0 +
e3e2e1e0 g L = l3 + e3l2 + e3e2l1 + e3e2e1l0
+ e3e2e1e0l
E = e3e2e1e0e
⎫
(8-6)
⎪
⎬
⎪
⎪⎭
Mạch mô phỏng
b Bộ đếm với số đếm đặt trước với bộ so sánh hai số hạng
Trang 12Hình D8.2: Bộ đếm với số đếm đặt trước Mạch mô phỏng
Nguyên lý hoạt động:
Bộ TS1 và TS2 được dùng để load giới hạn đếm vào IC4 và IC5 Xung clock được đưa qua cổng OR với lối vào 2 ban đầu có mức logic là 0 với lối ra tác động đến IC2 đếm từ 0-9 hiển thị trên
Trang 13LED1 khi đếm đến 10 thì LED1 chuyển về 0 và truyền xung đến IC3 đếm hàng chục hiển thị trên LED2 IC5 dùng để so sánh hàng chục Khi bằng nhau, IC5 truyền lối ra 6 (A=B) có mức logic 1 đến lối vào 2 cổng OR dẫn tới dừng hoạt động đếm Lúc này IC4 so sánh hàng đơn vị Khi chưa bằng nhau truyền lối ra 5, 6, 7 xuống IC5 để tác động đến lối vào 2 cổng OR để tiếp tục đếm hàng đơn vị cho đến khi ta đếm đến số đã được load từ trước thì dừng lại hoàn toàn